JP4783002B2 - 半導体メモリ素子 - Google Patents
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Description
α>[{V-(1-σ a )V th }/(1-σ a )V th ]・[(1+σ b )V th /{V-(1+σ b )V th }]
なる式を満足することを特徴とする。
図1は、本発明の第1の実施形態に係わる半導体メモリ素子を示す回路構成図であり、メモリアレイを構成する最小単位(メモリセル)の構造を示したものである。
(VDD−VSS)・R2/(R1+R2) …(1)
となる。抵抗変化素子20の抵抗値R2は可変であるので、この抵抗値R2を変化させることにより、トランジスタ10にかかるゲート電圧を変えることができる。従って、この電圧範囲を図2に示すように、トランジスタ10のしきい値電圧Vthの周りに設定することで、抵抗変化素子20の抵抗値R2に応じてトランジスタ10をONしたりOFFしたりすることができる。
{R2mim/(R1+R2min)}V<Vth−σaVth
{R2max/(R1+R2max)}V>Vth+σbVth …(2)
を満たす必要がある。ここで、R1は抵抗30の抵抗値、R2minは抵抗変化素子20の小さい側の抵抗値、R2maxは抵抗変化素子20の大きい側の抵抗値、Vは読み出し時に印加する高電位側の電圧値VDDと低電位側の電圧値VSSとの差(VDD−VSS)、Vthはトランジスタ10のしきい値電圧値、σaVth、σbVthは素子ばらつきやノイズ、読み出し用回路のスペックなどを考慮した必要な電圧マージンの値である。
[{V−(1−σa)Vth}/(1−σa)Vth]・R2min
< R1 <
[{V−(1+σb)Vth}/(1+σb)Vth]・R2max …(3)
でなければならないことが分かる。よって、式(3)を満たすように、トランジスタ特性や抵抗30、抵抗変化素子20を設計する。
α≡R2max/R2min …(4)
と定義すると、式(3)から、
α>[{V-(1-σa)Vth}/(1-σa)Vth]・[(1+σb)Vth/{V-(1+σb)Vth}] …(5)
となる。よって、抵抗変化素子20は式(5)を満たすことが必要である。
高抵抗→低抵抗(SET)電流:0.5mA
低抵抗値:20kΩ
高抵抗値:1MΩ
ここで、0.5mAの電流を1パルス流した場合、相変化材料が低抵抗化に適した温度に加熱され、これにより抵抗値が小さくなる。また、1mAの電流を1パルス流した場合、相変化材料が低抵抗化に適した温度よりも高い温度まで加熱され急冷されることにより、相変化材料が高抵抗化するのである。
Erase: Metal 0.3V, Cu 0V, 10ms → 高抵抗 >100MΩ
また、抵抗変化素子20を形成するCMR物質としてPr0.7 Ca0.3 MnO3 を用いた場合(W. Zhuang, et. al., Digest of Technical Papers, IEDM 2002, p193)、第1及び第2の電源端間に5V,20nsecの印加で1kΩ程度の低抵抗とすることができ、トランジスタ10をON状態に保持することができた。さらに、−5V,10nsecの印加で1MΩ程度の高抵抗とすることができ、トランジスタ10をOFF状態に保持することができた。
Erase:−5V,10ns
低抵抗値:〜1kΩ
高抵抗値:〜1MΩ(最大)
このように本実施形態によれば、第1及び第2の電源端間に直列に挿入された、抵抗変化素子20と抵抗30との接続点をMOSトランジスタ10のゲートに接続しているため、抵抗変化素子20の抵抗値によってゲート電圧を制御することができる。即ち、抵抗変化素子20の抵抗値によってMOSトランジスタ10をON・OFF制御することができ、メモリとして用いることができる。
図5は、本発明の第2の実施形態に係わる半導体メモリ素子を示す回路構成図であり、メモリアレイを構成する最小単位(メモリセル)の構造を示したものである。
図6は、本発明の第3の実施形態に係わる半導体記憶装置を示す回路構成図である。
図8は、本発明の第4の実施形態に係わる半導体記憶装置を示す回路構成図である。
なお、本発明は上述した各実施形態に限定されるものではない。抵抗変化素子に用いる材料としては、必ずしも相変化材料,イオン伝導材料,CMRに限るものではなく、分子材料を用いることも可能である(Y. Chen, et. al., Appl. Phys. Lett. vol. 82, p.1610 (2003).)。さらに、絶縁膜中に金属を挟んだ構造のメモリを用いることも可能である(L. Ma, et. al., Appl. Phys. Lett. Vol. 80, p.2997 (2002).)。また、実施形態ではスイッチング用のトランジスタとして、ゲート絶縁膜を酸化膜で形成したMOSトランジスタを用いたが、酸化膜以外の絶縁膜でゲート絶縁膜を形成したMISトランジスタを用いることができるのは勿論のことである。
20,21,22…抵抗変化素子
25…コントロールノード
30…固定抵抗素子
41…低電位側配線
42…高電位側配線
51,52…選択トランジスタ
60…ワードライン
70…ビットライン
80…ソースライン
90…コントロールライン
Claims (8)
- MISトランジスタと、
前記MISトランジスタのゲートに接続されたコントロールノードと、
前記コントロールノードと第1の電源端との間に接続され、前記コントロールノードと第1の電源端との間の通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される2端子の第1の抵抗変化素子と、
前記コントロールノードと第2の電源端との間に接続され、前記コントロールノードと第2の電源端との間の通電量又は通電方向によって抵抗値が変化し、且つ通電を停止しても変化した抵抗値が保持される2端子の第2の抵抗変化素子と、
を具備し、
前記各抵抗変化素子は、読み出し時に印加する第1の電源端側の電圧値と第2の電源端側の電圧値との差をV、前記MISトランジスタのしきい値電圧値をV th 、素子ばらつきやノイズ、読み出し用回路のスペックなどを考慮した必要な電圧マージンの値をσ a V th ,σ b V th としたとき、抵抗変化率αが
α>[{V-(1-σ a )V th }/(1-σ a )V th ]・[(1+σ b )V th /{V-(1+σ b )V th }]
なる式を満足することを特徴とする半導体メモリ素子。 - 前記第1及び第2の抵抗変化素子は、前記通電量又は通電方向によって各々少なくとも2つの抵抗値を取るものであり、前記通電量又は通電方向の制御によって、前記第1の抵抗変化素子の抵抗値が小さい場合は前記第2の抵抗変化素子の抵抗値を大きくし、前記第1の抵抗変化素子の抵抗値が大きい場合は前記第2の抵抗変化素子の抵抗値を小さくすることを特徴とする請求項1記載の半導体メモリ素子。
- 前記第1の抵抗変化素子の抵抗値が小さく前記第2の抵抗変化素子の抵抗値が大きい場合には、前記MISトランジスタのゲートの電位が該トランジスタのしきい値Vthよりも低い電圧となり、前記第1の抵抗変化素子の抵抗値が大きく前記第2の抵抗変化素子の抵抗値が小さい場合には、前記MISトランジスタのゲート電位がしきい値Vthよりも高い電圧となることを特徴とする請求項2記載の半導体メモリ素子。
- 前記第1及び第2の抵抗変化素子は、相変化材料,イオン伝導材料,又はCMRを用いて形成されることを特徴とする請求項1記載の半導体メモリ素子。
- 情報の読み出し時には前記コントロールノードを解放し、情報の書き込み時及び消去時には前記コントロールノードと前記第1及び第2の電源端との間に通電することを特徴とする請求項1記載の半導体記憶装置。
- 前記第1及び第2の抵抗変化素子は、相変化材料を用いて形成され、結晶化に適した温度となる第1の電流を流して低抵抗相にすることにより抵抗値が小さくなり、第1の電流よりも大きな電流を流して高抵抗相にすることにより抵抗が大きくなるものであることを特徴とする請求項1記載の半導体メモリ素子。
- 情報の書き込みの際は、書き込むべき情報に応じて前記コントロールノードと第1及び第2の電源端との間の一方に第1の電流を、他方に第2の電流を流し、消去の際は、前記コントロールノードと第1及び第2の電源端との間の一方に第1の電流を、他方に第2の電流を流し、情報の読み出しの際は、前記コントロールノードをフローティングにし、前記第1の電源端を接地電位VSSとし、前記第2の電源端を電源電位VDDとすることを特徴とする請求項6記載の半導体メモリ素子。
- 前記第1及び第2の抵抗変化素子は、層間絶縁膜中に設けられたビアに埋め込まれていることを特徴とする請求項1記載の半導体メモリ素子。
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TWI431761B (zh) * | 2005-02-10 | 2014-03-21 | Renesas Electronics Corp | 半導體積體電路裝置 |
US8014199B2 (en) * | 2006-05-22 | 2011-09-06 | Spansion Llc | Memory system with switch element |
WO2008112525A2 (en) * | 2007-03-09 | 2008-09-18 | Link Medicine Corporation | Treatment of lysosomal storage diseases |
JP5627166B2 (ja) | 2007-05-09 | 2014-11-19 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体記憶装置の製造方法 |
US20090121259A1 (en) * | 2007-11-13 | 2009-05-14 | Iben Icko E T | Paired magnetic tunnel junction to a semiconductor field-effect transistor |
JP5032611B2 (ja) * | 2010-02-19 | 2012-09-26 | 株式会社東芝 | 半導体集積回路 |
US9570678B1 (en) | 2010-06-08 | 2017-02-14 | Crossbar, Inc. | Resistive RAM with preferental filament formation region and methods |
US9601692B1 (en) | 2010-07-13 | 2017-03-21 | Crossbar, Inc. | Hetero-switching layer in a RRAM device and method |
US8946046B1 (en) | 2012-05-02 | 2015-02-03 | Crossbar, Inc. | Guided path for forming a conductive filament in RRAM |
US8411485B2 (en) | 2010-06-14 | 2013-04-02 | Crossbar, Inc. | Non-volatile variable capacitive device including resistive memory cell |
WO2011158821A1 (ja) * | 2010-06-16 | 2011-12-22 | 日本電気株式会社 | 半導体装置、および半導体装置の製造方法 |
US9013911B2 (en) | 2011-06-23 | 2015-04-21 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8884261B2 (en) | 2010-08-23 | 2014-11-11 | Crossbar, Inc. | Device switching using layered device structure |
US8569172B1 (en) | 2012-08-14 | 2013-10-29 | Crossbar, Inc. | Noble metal/non-noble metal electrode for RRAM applications |
JP5092001B2 (ja) | 2010-09-29 | 2012-12-05 | 株式会社東芝 | 半導体集積回路 |
US8315079B2 (en) | 2010-10-07 | 2012-11-20 | Crossbar, Inc. | Circuit for concurrent read operation and method therefor |
JP5664105B2 (ja) * | 2010-10-12 | 2015-02-04 | 富士通株式会社 | 半導体メモリおよびシステム |
US8502185B2 (en) | 2011-05-31 | 2013-08-06 | Crossbar, Inc. | Switching device having a non-linear element |
USRE46335E1 (en) | 2010-11-04 | 2017-03-07 | Crossbar, Inc. | Switching device having a non-linear element |
US9620206B2 (en) * | 2011-05-31 | 2017-04-11 | Crossbar, Inc. | Memory array architecture with two-terminal memory cells |
US8619459B1 (en) | 2011-06-23 | 2013-12-31 | Crossbar, Inc. | High operating speed resistive random access memory |
US9166163B2 (en) | 2011-06-30 | 2015-10-20 | Crossbar, Inc. | Sub-oxide interface layer for two-terminal memory |
US8946669B1 (en) | 2012-04-05 | 2015-02-03 | Crossbar, Inc. | Resistive memory device and fabrication methods |
US9058865B1 (en) | 2011-06-30 | 2015-06-16 | Crossbar, Inc. | Multi-level cell operation in silver/amorphous silicon RRAM |
US9059705B1 (en) | 2011-06-30 | 2015-06-16 | Crossbar, Inc. | Resistive random accessed memory device for FPGA configuration |
US9564587B1 (en) | 2011-06-30 | 2017-02-07 | Crossbar, Inc. | Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects |
US9627443B2 (en) | 2011-06-30 | 2017-04-18 | Crossbar, Inc. | Three-dimensional oblique two-terminal memory with enhanced electric field |
US9729155B2 (en) | 2011-07-29 | 2017-08-08 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US8674724B2 (en) * | 2011-07-29 | 2014-03-18 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US10056907B1 (en) | 2011-07-29 | 2018-08-21 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US8754671B2 (en) * | 2011-07-29 | 2014-06-17 | Crossbar, Inc. | Field programmable gate array utilizing two-terminal non-volatile memory |
US9685608B2 (en) | 2012-04-13 | 2017-06-20 | Crossbar, Inc. | Reduced diffusion in metal electrode for two-terminal memory |
US8658476B1 (en) | 2012-04-20 | 2014-02-25 | Crossbar, Inc. | Low temperature P+ polycrystalline silicon material for non-volatile memory device |
US9001552B1 (en) | 2012-06-22 | 2015-04-07 | Crossbar, Inc. | Programming a RRAM method and apparatus |
US9583701B1 (en) | 2012-08-14 | 2017-02-28 | Crossbar, Inc. | Methods for fabricating resistive memory device switching material using ion implantation |
US10096653B2 (en) | 2012-08-14 | 2018-10-09 | Crossbar, Inc. | Monolithically integrated resistive memory using integrated-circuit foundry compatible processes |
US9576616B2 (en) | 2012-10-10 | 2017-02-21 | Crossbar, Inc. | Non-volatile memory with overwrite capability and low write amplification |
US11068620B2 (en) | 2012-11-09 | 2021-07-20 | Crossbar, Inc. | Secure circuit integrated with memory layer |
JP6017291B2 (ja) * | 2012-12-10 | 2016-10-26 | エスアイアイ・セミコンダクタ株式会社 | 不揮発性メモリ回路 |
US8953370B2 (en) * | 2013-02-21 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell with decoupled read/write path |
US10290801B2 (en) | 2014-02-07 | 2019-05-14 | Crossbar, Inc. | Scalable silicon based resistive memory device |
US9502468B2 (en) * | 2014-03-06 | 2016-11-22 | Infineon Technologies Ag | Nonvolatile memory device having a gate coupled to resistors |
KR20150132952A (ko) * | 2014-05-19 | 2015-11-27 | 에스케이하이닉스 주식회사 | 전자 장치 |
US10068945B2 (en) | 2015-09-30 | 2018-09-04 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure integrated with magnetic tunneling junction and manufacturing method thereof |
US9887006B1 (en) * | 2016-10-24 | 2018-02-06 | Infineon Technologies Ag | Nonvolatile memory device |
US10096362B1 (en) | 2017-03-24 | 2018-10-09 | Crossbar, Inc. | Switching block configuration bit comprising a non-volatile memory cell |
US11195581B1 (en) * | 2020-07-22 | 2021-12-07 | Macronix International Co., Ltd. | Memory cell, memory array and operation method using the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0799630B2 (ja) * | 1990-09-11 | 1995-10-25 | 株式会社東芝 | スタティック型半導体記憶装置 |
JP3253745B2 (ja) * | 1993-04-28 | 2002-02-04 | 富士通株式会社 | 半導体記憶装置 |
US6271568B1 (en) * | 1997-12-29 | 2001-08-07 | Utmc Microelectronic Systems Inc. | Voltage controlled resistance modulation for single event upset immunity |
JP3646508B2 (ja) | 1998-03-18 | 2005-05-11 | 株式会社日立製作所 | トンネル磁気抵抗効果素子、これを用いた磁気センサー及び磁気ヘッド |
JP2000306377A (ja) * | 1998-09-22 | 2000-11-02 | Canon Inc | 磁気薄膜/半導体ハイブリッド素子、該素子を用いたメモリ装置、及び情報読み出し方法 |
JP2001237388A (ja) * | 2000-02-24 | 2001-08-31 | Matsushita Electric Ind Co Ltd | 磁気抵抗効果型記憶素子及び強誘電体効果型記憶素子 |
JP2001273758A (ja) * | 2000-03-27 | 2001-10-05 | Sharp Corp | 磁気メモリ |
JP2001273785A (ja) | 2000-03-29 | 2001-10-05 | Casio Comput Co Ltd | シフトレジスタ及び電子装置 |
JP2002329842A (ja) * | 2001-04-26 | 2002-11-15 | Canon Inc | 不揮発性記憶素子とその情報読み出し方法及びその情報書き込み方法 |
US6597598B1 (en) | 2002-04-30 | 2003-07-22 | Hewlett-Packard Development Company, L.P. | Resistive cross point memory arrays having a charge injection differential sense amplifier |
JP4355136B2 (ja) * | 2002-12-05 | 2009-10-28 | シャープ株式会社 | 不揮発性半導体記憶装置及びその読み出し方法 |
KR100479810B1 (ko) * | 2002-12-30 | 2005-03-31 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 |
US20060203541A1 (en) | 2003-03-18 | 2006-09-14 | Haruki Toda | Phase change memory device |
KR100498493B1 (ko) * | 2003-04-04 | 2005-07-01 | 삼성전자주식회사 | 저전류 고속 상변화 메모리 및 그 구동 방식 |
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