KR100935773B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더미 산화막 폴리 게이트를 이용하여 얕은 소오스/드레인 LDD 접합층 구조의 익스텐션을 미리 형성시킨 후, 실리콘 질화막(Si3N4)을 이용한 응력 기억을 적용하여 서멀에 의한 응력 완화를 최소화함으로써, 누설 전류가 증가하게 되는 요인을 개선하고 이로 인하여 고집적 회로에서 파워 증가를 억제할 수 있다.
실리콘 질화막, 더미 산화막 게이트, MOSFET
Description
본 발명은 누설 전류(leakage current; Ioff)의 열화없이 성능을 개선하기 위한 MOSFET 소자의 제조 방법에 관한 것이다.
주지된 바와 같이, MOSFET(Metal Oxide Silicon Field Effect Transistor, 이하, MOSFET라 함)는 게이트(gate) 전극, 소오스/드레인(source/drain) 전극이 절연층(dielectric layer)을 사이에 두고 실리콘 기판에 형성된 구조를 갖는다.
현재 반도체 소자의 소형화, 경량화, 박막화의 추세에 따라 MOSFET의 크기또한 축소(scale down)되고 있는데, 이러한 트랜지스터의 축소는 게이트전극의 유효 채널 길이(channel length)를 감소시켜 소오스와 드레인 사이의 펀치쓰루(punch-through) 특성을 열화시키는 쇼트 채널 효과(short channel effect)를 발생시킨다.
이를 해결하기 위하여 MOSFET의 소오스 및 드레인에 얕은 접합을 이용하는 LDD(Lightly Doped Drain) 구조가 등장하게 되었다.
도 1은 일반적인 반도체 소자의 MOSFET 구조를 나타낸 단면도로서, 이를 참 조하여 종래의 MOSFET 제조 방법을 설명하면 다음과 같다.
즉, 반도체 기판으로서 실리콘 기판(10)에 소자분리 및 웰 공정을 진행한 후에 기판 전면에 게이트 절연막(12)을 형성한다. 게이트 절연막(12) 위에 도프트 폴리실리콘을 증착하고 이를 패터닝하여 게이트 전극(14)을 형성한다. 그리고 게이트 절연막(12) 및 게이트 전극(14) 전면에 버퍼 절연막(buffer dielectric layer)(16)으로서 실리콘 산화막(SiO2)을 얇게 형성한다. 그 다음 LDD 임플란트 공정을 진행하여 게이트 전극(14) 양쪽 기판내에 저농도의 불순물(n-/p-)이 주입된 얕은 LDD 접합층(18)을 형성한다. 그리고 게이트 전극(14)의 버퍼 절연막(16) 측벽에 절연물질, 예컨대 실리콘 질화막(Si3N4)으로 스페이서(spacer)(20)를 형성한 후에, 소오스/드레인 임플란트 공정을 진행하여 스페이서(20) 양쪽 기판내 에 고농도의 불순물(n+/p+)이 주입된 소오스/드레인 접합층(22)을 형성한다. 이와 같이 제조된 MOSFET는 기판 표면의 채널 사이에 LDD(18) 구조의 소오스/드레인 접합층(22)을 갖으며 LDD 접합층(18) 상부에 게이트 절연막(12)을 사이에 두고 도전성을 갖는 게이트 전극(14)이 형성되어 있으며 게이트 전극(14)의 측벽에 절연물질로 이루어진 스페이서(20)가 형성되어 있다.
그러나, 상기한 바와 같이 동작되는 배경 기술에서 65㎚ 이하의 고집적화가 진행되면서 종래 MOSFET에서 게이트 산화막 두께 감소와 채널 농도의 증가로 캐리어 이동이 감소하게 되어 결국 누설 전류(Ioff)를 증가시키는 요인으로 작용한다. 이는 직접도가 증가하는 제품에서 파워(Power) 증가를 유발하는 직접적인 원인이 되는 문제점이 있다.
이에, 본 발명의 기술적 과제는 상술한 바와 같은 문제점을 해결하기 위해 안출한 것으로, 더미 산화막 폴리 게이트를 이용하여 얕은 소오스/드레인 LDD 접합층 구조의 익스텐션(extension)을 미리 형성시킨 후, 실리콘 질화막(Si3N4)을 이용한 응력 기억(stress memorized)을 적용하여 서멀(thermal)에 의한 응력 완화를 최소화함으로써, 누설 전류(Ioff)가 증가하게 되는 요인을 개선하고 이로 인하여 고집적 회로에서 파워 증가를 억제할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은, 웰 임플란트 공정이 실시된 기판에 더미 산화막 폴리 게이트를 형성하는 단계와, 상기 형성된 더미 산화막 폴리 게이트에 대하여 LDD(Lightly Doped Drain) 임플란트 공정 및 열처리 공정을 진행하여 상기 더미 산화막 폴리 게이트 양쪽 기판내에 익스텐션(extension) 을 형성하는 단계와, 상기 익스텐션이 형성된 더미 산화막 폴리 게이트 상부에 절연물질을 형성하고, 상기 더미 산화막 폴리 게이트를 선택적으로 제거하는 단계와, 상기 제거된 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하며, 상기 절연물질을 선택적으로 제거하는 단계와, 상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함한다.
상기 절연물질은, 실리콘 질화막(Si3N4)인 것을 특징으로 한다.
상기 실리콘 질화막은, NMOS의 경우 저압력 화학기상증착 공정을 사용하며, PMOS의 경우 플라즈마 화학 증착 공정을 사용하여 형성하는 것을 특징으로 한다.
상기 더미 산화막 폴리 게이트는, 100㎚∼180㎚ 범위의 두께로 형성하는 것을 특징으로 한다.
상기 익스텐션은, 소오스/드레인 LDD 접합층인 것을 특징으로 한다.
상기 폴리 게이트는, 화학기상증착에 의해 형성되는 것을 특징으로 한다.
상기 폴리 게이트는, CMP 공정에 의해 평탄화되는 것을 특징으로 한다.
본 발명은 더미 산화막 폴리 게이트를 이용하여 얕은 소오스/드레인 LDD 접합층 구조의 익스텐션을 미리 형성시킨 후, 실리콘 질화막(Si3N4)을 이용한 응력 기억을 적용하여 서멀에 의한 응력 완화를 최소화함으로써, 누설 전류가 증가하게 되 는 요인을 개선하고 이로 인하여 고집적 회로에서 파워 증가를 억제할 수 있는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도이다.
즉, 도 2a에 도시된 바와 같이, 반도체 기판(P-Substrate)(예컨대, 실리콘 기판)(201)에 서멀 산화막(thermal oxide)(203)을 형성한 다음에, 형성된 서멀 산화막(203) 상부 전면에 웰 임플란트 공정(205)을 실시한다. 이때, 서멀 산화막(203)은 5㎚∼15㎚ 범위의 두께로 형성하는 것이 바람직하다.
다음으로, 웰 임플란트 공정 후, 형성된 서멀 산화막(203)을 식각 공정(예컨대, 습식방식)을 사용하여 제거한 다음에, 화학기상증착(Chemical Vapor Deposition, 이하, CVD라 함) 공정을 이용하여 산화막을 도포하고, 도포된 산화막 상부에 폴리 게이트 영역을 정의하기 위한 PR 패턴을 형성하며, 형성된 PR 패턴을 마스크로 식각 공정(예컨대, 건식 방식)을 실시하여 도포된 산화막을 선택적으로 제거하여 일 예로, 도 2b에 도시된 바와 같이 더미 산화막 폴리 게이트(207)를 형성한다. 여기서, 더미 산화막 폴리 게이트(207)는 100㎚∼180㎚ 범위의 두께로 형성하는 것이 바람직하다.
이후, 형성된 더미 산화막 폴리 게이트(207)에 대하여 LDD 임플란트 공정(209)을 진행한 다음에, 불순물을 활성화 시키기 위해 급속 열처리 프로세싱(Rapid Thermal Processing, 이하, RTP라 함)을 이용하여 일 예로, 도 2c에 도시된 바와 같이 더미 산화막 폴리 게이트(207) 양쪽 기판내에 얕은 소오스/드레인 LDD 접합층 구조의 익스텐션(extension)(211)을 형성한다.
다음에, 채널(channel)에 응력(stress)을 기억(memorized)하기 위하여 익스텐션(211)이 형성된 더미 산화막 폴리 게이트(207) 상부에 CVD를 이용하여 실리콘 질화막(Si3N4)을 전면 형성한 다음에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 일 예로, 도 2d에 도시된 바와 같이 더미 산화막 폴리 게이트(207)가 노출되는 높이까지 평탄화시킨 실리콘 질화막(Si3N4)(213)을 형성한다. 여기서, CVD 공정을 실시하여 실리콘 질화막(Si3N4)(213)을 형성할 경우, NMOS의 경우 저압력 화학기상증착(Low Pressure Chemical Vapor Deposition, 이하, LPCVD라 함) 공정을 사용하며, PMOS의 경우 플라즈마 화학 증착(Plasma Enhanced Chemical Vapor Deposition, 이하, PECVD라 함) 공정을 선택적으로 사용하고, 실리콘 질화막(Si3N4)(213) 대신에 실리콘 카본(SiC)를 사용할 수 있는 것이 바람직하다.
다음으로, 실리콘 질화막(Si3N4)(213)을 형성한 상태에서 식각 공정(예컨대, 습식 방식)을 이용하여 일 예로, 도 2e에 도시된 바와 같이 더미 산화막 폴리 게이트(207)를 선택적으로 제거(215)한다.
이어서, 더미 산화막 폴리 게이트(207)를 제거한 다음에 세정(cleaning) 공정을 진행하고, 제거(215)된 영역에 게이트 산화막(217)을 성장시킨 후, CVD를 이용하여 폴리 실리콘을 도포한 다음에, 평탄화 공정인 CMP(Chemical Mechanical Polishing)를 실시하여 일 예로, 도 2f에 도시된 바와 같이 폴리 게이트(219)를 형성한다.
다음으로, 폴리 게이트(219)가 형성된 실리콘 질화막(Si3N4)(213)에 대하여 식각 공정(예컨대, 습식 방식)을 실시하여 일 예로, 도 2g에 도시된 바와 같이 실리콘 질화막(Si3N4)(213)을 선택적으로 제거한다.
마지막으로, 실리콘 질화막(Si3N4)(213)을 제거하는 공정에서 발생되는 폴리 에지 게이트 산화막을 회복시키기 위하여 저온(예컨대, 750℃ 이하)에서 측벽 산화막(oxidation) 공정과 TEOS 및 실리콘 질화막(Si3N4)을 이용하여 폴리 게이트(219)의 측벽에 스페이서(221)를 형성시킨 다음에, 소오스/드레인 임플란트 공정(223)을 진행하여 일 예로, 도 2h에 도시된 바와 같이 스페이서(219) 양쪽 기판내에 고농도 의 불순물(n+/p+)이 주입된 소오스/드레인 접합층(225)을 형성한다. 여기서, TEOS는 15㎚∼25㎚ 범위의 두께로 형성하고, 실리콘 질화막(Si3N4)은 50㎚∼80㎚ 범위의 두께로 형성하는 것이 바람직하다.
이상 설명한 바와 같이, 본 발명은 더미 산화막 폴리 게이트를 이용하여 얕은 소오스/드레인 LDD 접합층 구조의 익스텐션을 미리 형성시킨 후, 실리콘 질화막(Si3N4)을 이용한 응력 기억을 적용하여 서멀에 의한 응력 완화를 최소화함으로써, 누설 전류가 증가하게 되는 요인을 개선하고 이로 인하여 고집적 회로에서 파워 증가를 억제할 수 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 반도체 소자의 MOSFET 구조를 나타낸 단면도,
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 수직 단면도.
<도면의 주요부분에 대한 부호의 설명>
201 : 반도체 기판 203 : 서멀 산화막
205 : 웰 임플란트 공정 207 : 더미 산화막 폴리 게이트
209 : LDD 임플란트 공정 211 : 익스텐션
213 : 실리콘 질화막(Si3N4) 217 : 게이트 산화막
219 : 폴리 게이트 221 : 스페이서
223 : 소오스/드레인 임플란트 공정
225 : 소오스/드레인 접합층
Claims (7)
- 삭제
- 삭제
- 웰 임플란트 공정이 실시된 기판에 더미 산화막 폴리 게이트를 형성하는 단계와,상기 형성된 더미 산화막 폴리 게이트에 대하여 LDD(Lightly Doped Drain) 임플란트 공정 및 열처리 공정을 진행하여 상기 더미 산화막 폴리 게이트 양쪽 기판내에 익스텐션(extension)을 형성하는 단계와,상기 익스텐션이 형성된 더미 산화막 폴리 게이트 상부에 실리콘 질화막(Si3N4) 또는 실리콘 카본(SiC)을 형성하고, 상기 더미 산화막 폴리 게이트를 선택적으로 제거하는 단계와,상기 제거된 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하며, 상기 실리콘 질화막 또는 실리콘 카본을 선택적으로 제거하는 단계와,상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함하며,상기 실리콘 질화막 또는 실리콘 카본은, NMOS의 경우 저압력 화학기상증착(low pressure chemical vapor deposition) 공정을 사용하며, PMOS의 경우 플라즈마 화학 증착(plasma enhanced chemical vapor deposition) 공정을 사용하여 형성하는 반도체 소자의 제조 방법.
- 웰 임플란트 공정이 실시된 기판에 더미 산화막 폴리 게이트를 형성하는 단계와,상기 형성된 더미 산화막 폴리 게이트에 대하여 LDD(Lightly Doped Drain) 임플란트 공정 및 열처리 공정을 진행하여 상기 더미 산화막 폴리 게이트 양쪽 기판내에 익스텐션(extension)을 형성하는 단계와,상기 익스텐션이 형성된 더미 산화막 폴리 게이트 상부에 절연물질을 형성하고, 상기 더미 산화막 폴리 게이트를 선택적으로 제거하는 단계와,상기 제거된 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하며, 상기 절연물질을 선택적으로 제거하는 단계와,상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함하며,상기 더미 산화막 폴리 게이트는, 100㎚∼180㎚ 범위의 두께로 형성하는 반도체 소자의 제조 방법.
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- 웰 임플란트 공정이 실시된 기판에 더미 산화막 폴리 게이트를 형성하는 단계와,상기 형성된 더미 산화막 폴리 게이트에 대하여 LDD(Lightly Doped Drain) 임플란트 공정 및 열처리 공정을 진행하여 상기 더미 산화막 폴리 게이트 양쪽 기판내에 익스텐션(extension)을 형성하는 단계와,상기 익스텐션이 형성된 더미 산화막 폴리 게이트 상부에 절연물질을 형성하고, 상기 더미 산화막 폴리 게이트를 선택적으로 제거하는 단계와,상기 제거된 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하며, 상기 절연물질을 선택적으로 제거하는 단계와,상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함하며,상기 폴리 게이트는, 화학기상증착(chemical vapor deposition)에 의해 형성되는 반도체 소자의 제조 방법.
- 웰 임플란트 공정이 실시된 기판에 더미 산화막 폴리 게이트를 형성하는 단계와,상기 형성된 더미 산화막 폴리 게이트에 대하여 LDD(Lightly Doped Drain) 임플란트 공정 및 열처리 공정을 진행하여 상기 더미 산화막 폴리 게이트 양쪽 기판내에 익스텐션(extension)을 형성하는 단계와,상기 익스텐션이 형성된 더미 산화막 폴리 게이트 상부에 절연물질을 형성하고, 상기 더미 산화막 폴리 게이트를 선택적으로 제거하는 단계와,상기 제거된 영역에 게이트 산화막 및 폴리 게이트를 순차적으로 형성하며, 상기 절연물질을 선택적으로 제거하는 단계와,상기 폴리 게이트의 측벽에 스페이서를 형성시킨 다음에, 소오스/드레인 임플란트 공정을 진행하여 상기 스페이서 양쪽 기판내에 소오스/드레인 접합층을 형성하는 단계를 포함하며,상기 폴리 게이트는, CMP(chemical mechanical polishing) 공정에 의해 평탄화되는 반도체 소자의 제조 방법.
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|---|---|---|---|---|
| US9653572B2 (en) | 2015-01-30 | 2017-05-16 | Samsung Electronics Co., Ltd. | Method for fabricating semiconductor device |
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| JP2001015749A (ja) | 1999-07-02 | 2001-01-19 | Sony Corp | 半導体装置の製造方法 |
| JP2001044421A (ja) * | 1999-07-27 | 2001-02-16 | Mitsubishi Electric Corp | Ｍｉｓｆｅｔの製造方法 |
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-
2007
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