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KR100885490B1 - Flip flop of semiconductor integrated circuit - Google Patents

Flip flop of semiconductor integrated circuit Download PDF

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Publication number
KR100885490B1
KR100885490B1 KR1020070025358A KR20070025358A KR100885490B1 KR 100885490 B1 KR100885490 B1 KR 100885490B1 KR 1020070025358 A KR1020070025358 A KR 1020070025358A KR 20070025358 A KR20070025358 A KR 20070025358A KR 100885490 B1 KR100885490 B1 KR 100885490B1
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South Korea
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frequency
clock
inverter
signal
response
Prior art date
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KR1020070025358A
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Inventor
변상연
김경훈
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 클럭의 제1 에지에 응답하여 입력신호를 전달하기 위한 제1 전달수단과, 상기 클럭의 주파수 정보에 대응하는 제어신호에 응답하여 상기 제1 전달수단의 출력신호를 래칭하기 위한 제1 래칭수단과, 상기 클럭의 제2 에지에 응답하여 상기 제1 래칭수단의 출력신호를 전달하기 위한 제2 전달수단, 및 상기 제어신호에 응답하여 상기 제2 전달수단의 출력신호를 래칭하기 위한 제2 래칭수단을 구비하는 반도체 소자의 플립 플롭을 제공한다.The present invention provides a first transmission means for transmitting an input signal in response to a first edge of a clock, and a first signal for latching an output signal of the first transmission means in response to a control signal corresponding to frequency information of the clock. Latching means, second transmission means for delivering an output signal of the first latching means in response to a second edge of the clock, and second latching means for latching an output signal of the second transmission means in response to the control signal. Provided is a flip-flop of a semiconductor device having two latching means.

플립 플롭, 주파수 정보, 3상태 인버터 Flip flop, frequency information, tri-state inverter

Description

반도체 집적회로의 플립 플롭{FLIP FLOP OF SEMICONDUCTOR INTEGRATED CIRCUIT}FLIP FLOP OF SEMICONDUCTOR INTEGRATED CIRCUIT}

도 1은 일반적인 플립 플롭을 설명하기 위한 회로도.1 is a circuit diagram for explaining a general flip flop.

도 2는 본 발명의 제1 실시예에 따른 플립 플롭을 설명하기 위한 회로도.2 is a circuit diagram illustrating a flip flop according to a first embodiment of the present invention.

도 3은 본 발명의 제2 실시예에 따른 플립 플롭을 설명하기 위한 회로도.3 is a circuit diagram illustrating a flip flop according to a second embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

200 : 제1 전달부 220 : 제1 래칭부200: first delivery unit 220: first latching unit

240 : 제2 전달부 260 : 제2 래칭부240: second delivery portion 260: second latching portion

280 : 리셋부 290 : 제어신호 생성부280: reset unit 290: control signal generation unit

본 발명은 반도체 집적회로 설계 기술에 관한 것으로, 특히 클럭의 주파수에 따라 효율적으로 동작하는 플립 플롭(flip-flop)에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuit design techniques, and more particularly to flip-flops that operate efficiently according to the frequency of a clock.

요즈음 반도체 집적회로는 집적화, 고속화, 저전력에 대한 요구에 부응하여 발전하고 있으며, 고속화의 일환으로 반도체 집적회로에서 사용되는 클럭(CLK) 주파수가 점점 빨라지고 있다. 그리고, 반도체 집적회로 내부에는 많은 수의 플립 플롭이 구성되어 있으며, 플립 플롭은 입력신호(DAT_IN)를 클럭신호(CLK)에 응답하여 출력신호(DAT_OUT)로서 내보내는 동작을 한다.In recent years, semiconductor integrated circuits have been developed in response to the demand for integration, high speed, and low power, and as part of the high speed, the clock (CLK) frequency used in semiconductor integrated circuits is getting faster. In addition, a large number of flip flops are formed in the semiconductor integrated circuit, and the flip flop outputs the input signal DAT_IN as the output signal DAT_OUT in response to the clock signal CLK.

도 1은 일반적인 플립 플롭을 설명하기 위한 회로도이다.1 is a circuit diagram illustrating a general flip flop.

도 1을 참조하면, 플립 플롭은 클럭(CLK)의 폴링 에지(falling edge)에 응답하여 입력신호(DAT_IN)를 제1 래칭부(120)로 전달하는 제1 전달부(100)와, 제1 전달부(100)의 출력신호를 래칭(latching)하는 제1 래칭부(120)와, 클럭(CLK)의 라이징 에지(rising edge)에 응답하여 제1 래칭부(120)의 출력신호를 제2 래칭부(160)로 전달하는 제2 전달부(140)와, 제2 전달부(140)의 출력신호를 래칭하고 출력신호(DAT_OUT)로서 출력하는 제2 래칭부(160), 및 리셋신호(RST)에 응답하여 제 2 래칭부(160)의 입력단을 리셋시켜 주기 위한 리셋부(180)를 구비한다.Referring to FIG. 1, the flip-flop may include a first transfer unit 100 transmitting an input signal DAT_IN to the first latching unit 120 in response to a falling edge of the clock CLK, and a first transfer unit 100. The first latching unit 120 latches the output signal of the transfer unit 100, and the output signal of the first latching unit 120 is output in response to a rising edge of the clock CLK. The second transfer unit 140 to deliver to the latching unit 160, the second latching unit 160 for latching the output signal of the second transfer unit 140 and outputs it as the output signal (DAT_OUT), and the reset signal ( And a reset unit 180 for resetting the input terminal of the second latching unit 160 in response to RST.

제1 전달부(100)는 PMOS 트랜지스터와 NMOS 트랜지스터가 한 쌍을 이루는 제1 트랜스퍼게이트(TG1)로 클럭(CLK)의 폴링 에지에서 활성화(enable)되고 클럭(CLK)의 라이징 에지에서 비활성화(disable)된다. 제1 래칭부(120)는 두개의 인버터(INV1, INV2)를 구비하여 제1 전달부(100)의 활성화 시점에서 전달된 신호를 래칭한다. 제2 전달부(140)는 제1 전달부(100)와 동일한 PMOS 트랜지스터와 NMOS 트랜지스터가 한 쌍을 이루는 제2 트랜스퍼게이트(TG2)이지만 제1 트랜스퍼게이트(TG1)와 반대로 클럭(CLK)의 라이징 에지에서 활성화되고 클럭(CLK)의 폴링 에지 에서 비활성화된다. 제2 래칭부(160)는 제1 래칭부(120)와 동일한 두개의 인버터(INV3, INV4)를 구비하여 제2 전달부(140)의 활성화 시점에서 전달된 신호를 래칭하고 출력신호(DAT_OUT)를 출력한다. 때문에, 입력신호(DAT_IN)는 클럭(CLK)에 맞추어 출력신호(DAT_OUT)로서 출력된다.The first transfer unit 100 is a first transfer gate TG1 in which a PMOS transistor and an NMOS transistor are paired to be enabled at the falling edge of the clock CLK and disabled at the rising edge of the clock CLK. )do. The first latching unit 120 includes two inverters INV1 and INV2 to latch the signal transmitted at the time of activation of the first transfer unit 100. The second transfer unit 140 is the second transfer gate TG2 in which the same PMOS transistor and the NMOS transistor are paired with the first transfer unit 100, but the rising of the clock CLK is opposite to the first transfer gate TG1. It is active at the edge and deactivated at the falling edge of clock CLK. The second latching unit 160 includes two inverters INV3 and INV4 identical to the first latching unit 120 to latch the signal transmitted at the time of activation of the second transfer unit 140 and output the signal DAT_OUT. Outputs Therefore, the input signal DAT_IN is output as the output signal DAT_OUT in accordance with the clock CLK.

앞서 언급한 바와 같이, 플립 플롭은 클럭(CLK)의 에지에 응답하여 입력신호(DAT_IN)를 래칭하고 출력하게 되는데, 여기서 플립 플롭의 래칭동작은 저주파수의 클럭(CLK)을 사용하는 반도체 집적회로의 경우, 플로팅 노드(floating node)로 인한 데이터의 유실을 막기 위한 것이다. 하지만, 클럭(CLK) 속도가 점점 빨라지는 추세에서 플로팅 노드에 기인하는 문제점이 감소하게 된다. 즉, 입력신호(DAT_IN)가 클럭(CLK) 속도에 따라 출력되기 때문에 굳이 래칭동작 없이도 플립 플롭으로서의 기능이 가능하게 된다. 다시 말하면, 고주파수의 클럭(CLK)을 사용하는 반도체 집적회로의 경우 플립 플롭의 래칭 동작은 불필요하게 된다.As mentioned above, the flip-flop latches and outputs the input signal DAT_IN in response to the edge of the clock CLK, wherein the latching operation of the flip-flop is performed in a semiconductor integrated circuit using a low-frequency clock CLK. In this case, it is to prevent the loss of data due to the floating node (floating node). However, the problem caused by the floating node is reduced in the trend that the clock CLK speed is getting faster. That is, since the input signal DAT_IN is output according to the clock CLK speed, the function as a flip flop is possible without the latching operation. In other words, in the case of a semiconductor integrated circuit using a high frequency clock CLK, the latching operation of the flip flop becomes unnecessary.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 클럭의 주파수에 따라 효율적인 플립 플롭 동작이 가능한 반도체 집적회로의 플립 플롭을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been proposed to solve the above problems of the prior art, and an object thereof is to provide a flip flop of a semiconductor integrated circuit capable of an efficient flip flop operation according to a clock frequency.

또한, 클럭의 주파수에 맞게 효율적으로 전력을 소모하는 플립 플롭을 제공하는데 또 다른 목적이 있다.Another object is to provide a flip flop that efficiently consumes power at the clock frequency.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 클럭의 제1 에지에 응답하여 입력신호를 전달하기 위한 제1 전달수단; 상기 클럭의 주파수 정보에 대응하는 제어신호에 응답하여 상기 제1 전달수단의 출력신호를 래칭하기 위한 제1 래칭수단; 상기 클럭의 제2 에지에 응답하여 상기 제1 래칭수단의 출력신호를 전달하기 위한 제2 전달수단; 및 상기 제어신호에 응답하여 상기 제2 전달수단의 출력신호를 래칭하기 위한 제2 래칭수단을 구비하는 반도체 집적회로의 플립 플롭이 제공된다.According to an aspect of the present invention for achieving the above object, the first transmission means for transmitting an input signal in response to the first edge of the clock; First latching means for latching an output signal of the first transfer means in response to a control signal corresponding to the frequency information of the clock; Second transfer means for transferring an output signal of the first latching means in response to a second edge of the clock; And second latching means for latching an output signal of the second transfer means in response to the control signal.

클럭 주파수가 기준주파수보다 저주파인 경우 제1 및 제2 래칭부는 래칭동작을 하고, 클럭 주파수가 기준주파수보다 고주파인 경우 제1 및 제2 래칭부는 버퍼링동작을 함으로써 클럭 주파수에 맞게 전력을 소모할 수 있고, 특히, 클럭 주파수가 고주파인 경우 플립 플롭의 출력단 쪽에서 바라보는 로딩을 줄일 수 있어 빠른 플립 플롭 동작 및 저전력 소모가 가능할 수 있다.When the clock frequency is lower than the reference frequency, the first and second latching parts latch the operation. When the clock frequency is higher than the reference frequency, the first and second latching parts buffer the power to consume the power according to the clock frequency. In particular, when the clock frequency is a high frequency, the loading viewed from the output side of the flip flop may be reduced, thereby enabling fast flip flop operation and low power consumption.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.Hereinafter, the most preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art can easily implement the technical idea of the present invention. .

도 2는 본 발명의 제1 실시예에 따른 플립 플롭을 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a flip flop according to a first embodiment of the present invention.

도 2를 참조하면, 플립 플롭은 클럭(CLK)의 폴링 에지에 응답하여 입력신 호(DAT_IN)를 제1 래칭부(220)로 전달하는 제1 전달부(200)와, 제어신호(EN_CTR, /EN_CTR)에 응답하여 제1 전달부(200)의 출력신호를 래칭하는 제1 래칭부(220)와, 클럭(CLK)의 라이징 에지에 응답하여 제1 래칭부(220)의 출력신호를 제2 래칭부(260)로 전달하는 제2 전달부(240), 및 제어신호(EN_CTR, /EN_CTR)에 응답하여 제2 전달부(240)의 출력신호를 래칭하고 출력신호(DAT_OUT)로서 출력하는 제2 래칭부(260)를 구비할 수 있다. 본 실시예에서는 리셋신호(RST)에 응답하여 제 2 래칭부(260)의 입력단을 리셋시켜 주기 위한 리셋부(280)와, 클럭(CLK)의 주파수에 대응하는 주파수 정보신호(INF_FRQ)에 응답하여 제1 및 제2 래칭부(220, 260)의 동작을 제어하는 제어신호(EN_CTR, /EN_CTR)를 생성하기 위한 제어신호 생성부(290)를 구비할 수 있다.Referring to FIG. 2, the flip-flop may include a first transfer unit 200 for transmitting an input signal DAT_IN to the first latching unit 220 in response to a falling edge of the clock CLK, a control signal EN_CTR, First latching unit 220 latching the output signal of the first transfer unit 200 in response to / EN_CTR, and output signal of the first latching unit 220 in response to the rising edge of the clock CLK. In response to the second transfer unit 240 and the control signals EN_CTR and / EN_CTR to the second latching unit 260, the output signal of the second transfer unit 240 is latched and output as an output signal DAT_OUT. The second latching unit 260 may be provided. In the present embodiment, the reset unit 280 for resetting the input terminal of the second latching unit 260 in response to the reset signal RST and the frequency information signal INF_FRQ corresponding to the frequency of the clock CLK are responded to. The control signal generator 290 may be provided to generate control signals EN_CTR and / EN_CTR for controlling the operations of the first and second latching units 220 and 260.

제1 전달부(200)는 PMOS 트랜지스터와 NMOS 트랜지스터가 한 쌍을 이루는 제1 트랜스퍼게이트(TG1)로 클럭(CLK)의 폴링 에지에서 활성화되어 입력신호(DAT_IN)를 전달하고 클럭(CLK)의 라이징 에지에서 비활성화된다.The first transfer unit 200 is activated at the falling edge of the clock CLK to the first transfer gate TG1 in which the PMOS transistor and the NMOS transistor are paired to transfer the input signal DAT_IN and to rise the clock CLK. Deactivated at the edge.

제1 래칭부(220)는 제1 전달부(200)의 출력단과 제2 전달부(260)의 입력단 사이에 연결되어 제1 전달부(200)의 출력신호를 버퍼링하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력단이 자신의 입력단에 연결되고 자신의 출력단이 제1 인버터(INV1)의 입력단에 연결되어 제1 인버터(INV1)의 출력신호를 버퍼링하기 위한 제1 3상태 인버터(TS_INV1)를 구비할 수 있다. 여기서, 제1 3상태 인버터(TS_INV1)는 제어신호(EN_CTR, /EN_CTR)에 응답하여 활성화된다. The first latching unit 220 is connected between an output terminal of the first transmission unit 200 and an input terminal of the second transmission unit 260 to buffer the output signal of the first transmission unit 200. ) And a first tri-state for buffering an output signal of the first inverter INV1 by connecting the output terminal of the first inverter INV1 to its input terminal and the output terminal thereof to the input terminal of the first inverter INV1. An inverter TS_INV1 may be provided. Here, the first tri-state inverter TS_INV1 is activated in response to the control signals EN_CTR and / EN_CTR.

제2 전달부(240)는 제1 전달부(200)와 동일한 PMOS 트랜지스터와 NMOS 트랜 지스터가 한 쌍을 이루는 제2 트랜스퍼게이트(TG2)이지만, 제1 트랜스퍼게이트(TG1)와 반대로 클럭(CLK)의 라이징 에지에서 활성화되어 제1 래칭부(220)의 출력신호를 전달하고 클럭(CLK)의 폴링 에지에서 비활성화된다. The second transfer unit 240 is the second transfer gate TG2 in which the same PMOS transistor and the NMOS transistor are paired with the first transfer unit 200, but the clock CLK is opposite to the first transfer gate TG1. It is activated at the rising edge of to transfer the output signal of the first latching unit 220 and is deactivated at the falling edge of the clock CLK.

제2 래칭부(260)는 제1 전달부(200)의 출력신호를 버퍼링하기 위한 제2 인버터(INV2)와, 제2 인버터(INV2)의 출력단이 자신의 입력단에 연결되고 자신의 출력단이 제2 인버터(INV2)의 입력단에 연결되어 제2 인버터(INV2)의 출력신호를 버퍼링하기 위한 제2 3상태 인버터(TS_INV2)를 구비할 수 있다. 여기서, 제2 3상태 인버터(TS_INV2)는 제1 3상태 인버터(TS_INV1)와 마찬가지로 제어신호(EN_CTR, /EN_CTR)에 응답하여 활성화된다.The second latching unit 260 has a second inverter INV2 for buffering the output signal of the first transfer unit 200, an output terminal of the second inverter INV2 is connected to its input terminal, and its output terminal is the first output terminal. A second tri-state inverter TS_INV2 connected to an input terminal of the second inverter INV2 for buffering an output signal of the second inverter INV2 may be provided. Here, the second tri-state inverter TS_INV2 is activated in response to the control signals EN_CTR and / EN_CTR similarly to the first tri-state inverter TS_INV1.

여기서, 제어신호(EN_CTR, /EN_CTR)는 클럭(CLK)의 주파수가 예정된 기준주파수보다 저주파수인 경우 제1 및 제2 래칭부(240, 260)가 래칭 동작을 하게 하기 위한 논리레벨을 가지고, 클럭(CLK)의 주파수가 기준주파수보다 고주파수인 경우 제1 및 제2 래칭부(240, 260)가 버퍼링 동작을 하게 하기 위한 논리레벨을 가질 수 있다.Here, the control signals EN_CTR and / EN_CTR have logic levels for causing the first and second latching units 240 and 260 to latch in a case where the frequency of the clock CLK is lower than a predetermined reference frequency. When the frequency of CLK is higher than the reference frequency, the first and second latching units 240 and 260 may have logic levels for buffering operations.

그래서, 제1 래칭부(240)의 제1 3상태 인버터(TS_INV1)는 클럭(CLK)의 주파수가 저주파수인 경우 활성화되고, 클럭(CLK)의 주파수가 고주파수인 경우 비활성화된다. 결국, 제1 래칭부(240)는 클럭(CLK)의 주파수에 따라 래칭 동작 또는 버퍼링 동작을 할 수 있다. 마찬가지로, 제2 래칭부(260) 역시 제2 3상태 인버터(TS_INV2)에 의해 클럭(CLK)의 주파수에 따라 래칭 동작 또는 버퍼링 동작을 할 수 있다.Thus, the first tri-state inverter TS_INV1 of the first latching unit 240 is activated when the frequency of the clock CLK is low and is deactivated when the frequency of the clock CLK is high. As a result, the first latching unit 240 may perform a latching operation or a buffering operation according to the frequency of the clock CLK. Similarly, the second latching unit 260 may also perform a latching operation or a buffering operation according to the frequency of the clock CLK by the second tri-state inverter TS_INV2.

한편, 주파수 정보신호(INF_FRQ)는 클럭(CLK)의 주파수 정보를 가지고 있는 신호로서, 모드 레지스터 셋(mode resister set)에 클럭(CLK)의 주파수 정보와 관련되어 설정된 값을 이용할 수 있고 클럭(CLK)의 주파수를 검출하는 주파수 검출부(도면에 미도시)를 통해 얻을 수 있다.Meanwhile, the frequency information signal INF_FRQ is a signal having frequency information of the clock CLK. The frequency information signal INF_FRQ may use a value set in association with the frequency information of the clock CLK in a mode resister set and the clock CLK. It can be obtained through a frequency detector (not shown in the figure) for detecting the frequency of the).

도 3은 본 발명의 제2 실시예에 따른 플립 플롭을 설명하기 위한 회로도이다. 설명의 편의를 위해 도 2과 동일한 구성요소에 대해서는 동일한 도면 부호를 부여하였다.3 is a circuit diagram illustrating a flip flop according to a second embodiment of the present invention. For convenience of description, the same reference numerals are given to the same elements as in FIG. 2.

도 3은 도 2의 플립 플롭과 비교하여 제어신호 생성부(390)에서 출력되는 제어신호(EN_CTR1, /EN_CTR1, EN_CTR2, /EN_CTR2)와, 그 제어신호(EN_CTR1, /EN_CTR1, EN_CTR2, /EN_CTR2)가 제1 및 제2 3상태 인버터(TS_INV1, TS_INV2)에 입력되는 위치가 달라졌다. 참고로, 제2 실시예는 제1 실시예에서 클럭(CLK) 주파수가 저주파수인 경우 제1 래칭부(240)의 제1 인버터(INV1)의 출력신호와 제2 래칭부(260)의 제2 3상태 인버터(TS_INV2)의 출력신호가 충돌(fighting)되는 것을 방지하기 위한 것이다.FIG. 3 shows the control signals EN_CTR1, / EN_CTR1, EN_CTR2, / EN_CTR2 and the control signals EN_CTR1, / EN_CTR1, EN_CTR2, / EN_CTR2 output from the control signal generator 390 in comparison with the flip flop of FIG. Are input to the first and second tri-state inverters TS_INV1 and TS_INV2. For reference, in the second embodiment, when the clock CLK frequency is a low frequency, the output signal of the first inverter INV1 of the first latching unit 240 and the second of the second latching unit 260 may be used. This is to prevent the output signal of the tri-state inverter TS_INV2 from being crashed.

이하, 설명의 편의를 위해 클럭(CLK) 주파수가 저주파수인 경우 주파수 정보신호(INF_FRQ)는 예컨대, 논리'로우'(low)가 되고 고주파수인 경우 논리'하이'(high)가 된다고 가정한다.Hereinafter, for convenience of explanation, it is assumed that the frequency information signal INF_FRQ becomes, for example, a logic 'low' when the clock CLK frequency is a low frequency, and becomes a logic 'high' when the frequency is a high frequency.

클럭(CLK) 주파수가 저주파수인 경우 제어신호 생성부(390)는 클럭(CLK)에 대응하여 토글링하는 신호를 제어신호(EN_CTR1, /EN_CTR1, EN_CTR2, /EN_CTR2)로서 출력한다. 즉, 'EN_CTR1', '/EN_CTR2' 제어신호는 클럭(CLK)과 서로 동일한 위상을 가지게 되고, '/EN_CTR1', 'EN_CTR2' 제어신호는 클럭(CLK)과 서로 반대 위상을 가지게 되는 것이 바람직하다. 그리고, 클럭(CLK) 주파수가 고주파수인 경우 제어신호 생성부(390)는 제1 및 제2 3상태 인버터(TS_INV1, TS_INV2)를 비활성화시키기 위한 신호를 제어신호(EN_CTR1, /EN_CTR1)로서 출력한다. 즉, 'EN_CTR1', 'EN_CTR2' 제어신호는 논리'로우'가 되고, '/EN_CTR1', '/EN_CTR2' 제어신호는 논리'하이'가 되는 것이 바람직하다. 한편, 제1 3상태 인버터(TS_INV1)는 'EN_CTR1' 제어신호가 논리'하이'이고 '/EN_CTR1' 제어신호가 논리'로우'가 되면 활성화될 수 있게 연결되어 있으며, 제2 3상태 인버터(TS_INV2)는 '/EN_CTR2' 제어신호가 논리'로우'이고 'EN_CTR2' 제어신호가 논리'하이'가 되면 활성화될 수 있게 연결되어 있다.When the clock CLK frequency is a low frequency, the control signal generator 390 outputs a signal toggled corresponding to the clock CLK as the control signals EN_CTR1, / EN_CTR1, EN_CTR2, and / EN_CTR2. That is, it is preferable that the 'EN_CTR1' and '/ EN_CTR2' control signals have the same phase as the clock CLK, and the '/ EN_CTR1' and 'EN_CTR2' control signals have the opposite phase to the clock CLK. . When the clock CLK frequency is a high frequency, the control signal generator 390 outputs signals for deactivating the first and second tri-state inverters TS_INV1 and TS_INV2 as control signals EN_CTR1 and / EN_CTR1. That is, it is preferable that the control signals 'EN_CTR1' and 'EN_CTR2' become logic 'low' and the control signals '/ EN_CTR1' and '/ EN_CTR2' become logic 'high'. Meanwhile, the first tri-state inverter TS_INV1 is connected to be activated when the 'EN_CTR1' control signal is logic 'high' and the '/ EN_CTR1' control signal is logic 'low', and the second tri-state inverter TS_INV2 ) Is connected to be activated when the '/ EN_CTR2' control signal is logic 'low' and the 'EN_CTR2' control signal is logic 'high'.

그래서, 클럭(CLK) 주파수가 저주파수인 경우 클럭(CLK)의 폴링 에지에서 논리'로우'인 구간 동안 제1 전달부(300)와 제2 래칭부(360)가 함께 동작하고, 클럭(CLK)의 라이징 에지에서 논리'하이'인 구간 동안 제1 래칭부(320)와 제2 전달부(340)가 함께 동작하여 저주파시의 플립플롭 동작을 하게 된다. 그리고, 클럭(CLK) 주파수가 고주파수인 경우 제1 실시예와 동일하게 제1 및 제2 3상태 인버터(TS_INV1, TS_INV2)가 비활성화되어 제1 및 제2 래칭부(320, 360)는 버퍼링 동작을 하여 고주파시의 플립플롭 동작을 하게 된다.Thus, when the clock CLK frequency is a low frequency, the first transfer unit 300 and the second latching unit 360 operate together during the logic 'low' period at the falling edge of the clock CLK, and the clock CLK The first latching unit 320 and the second transfer unit 340 operate together during the logic 'high' period at the rising edge of the low-frequency flip-flop operation. When the clock CLK frequency is a high frequency, the first and second tri-state inverters TS_INV1 and TS_INV2 are inactivated as in the first embodiment, and the first and second latching units 320 and 360 perform a buffering operation. The flip-flop operation at high frequency is performed.

여기서, 제어신호(EN_CTR1, /EN_CTR1, EN_CTR2, /EN_CTR2)를 생성하는 주파수 정보신호(INF_FRQ)는 제1실시예와 동일하게 클럭(CLK) 주파수를 검출하여 생성하거나 모드 레지스터 셋에서의 클럭(CLK) 주파수 관련 정보를 이용하여 얻을 수 있다.Here, the frequency information signal INF_FRQ generating the control signals EN_CTR1, / EN_CTR1, EN_CTR2, / EN_CTR2 is generated by detecting the clock CLK frequency as in the first embodiment, or the clock CLK in the mode register set. ) Can be obtained using frequency-related information.

결국, 본 발명에 따른 플립 플롭은 클럭(CLK)이 저주파수인 경우 저주파수에 맞는 동작을 하고, 클럭(CLK)이 고주파수인 경우 고주파수에 맞는 동작을 하기 때문에, 도 1에 공지된 플립 플롭에서의 불필요한 동작을 없애 줄 수 있다. 특히, 클럭(CLK)이 고주파수인 경우 제1 및 제2 3상태 인버터(TS_INV1, TN_INV2)의 비활성화에 의한 전력소모의 이득이 있으며, 플립 플롭의 출력단에서 바라보는 로딩이 줄어들어 더 빠른 동작이 가능할 수 있다.After all, the flip-flop according to the present invention performs the operation according to the low frequency when the clock (CLK) is a low frequency, and the high-frequency operation when the clock (CLK) is a high frequency, it is unnecessary in the flip flop known in FIG. You can eliminate the action. In particular, when the clock CLK has a high frequency, there is a gain in power consumption due to deactivation of the first and second tri-state inverters TS_INV1 and TN_INV2, and the loading viewed from the output of the flip-flop decreases, thereby enabling faster operation. have.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 클럭의 주파수에 따라 효율적으로 동작할 수 있고, 특히, 클럭이 고주파수인 경우 저전력 소모가 가능하고 보다 빠른 플립 플롭 동작을 보장할 수 있는 효과를 얻을 수 있다.The present invention described above can operate efficiently according to the frequency of the clock. In particular, when the clock is a high frequency, low power consumption can be achieved and an effect of ensuring a faster flip-flop operation can be obtained.

Claims (14)

클럭의 제1 에지에 응답하여 입력신호를 전달하기 위한 제1 전달수단;First transfer means for transferring an input signal in response to the first edge of the clock; 상기 클럭의 주파수 정보에 대응하는 제어신호에 응답하여 상기 제1 전달수단의 출력신호를 래칭하기 위한 제1 래칭수단;First latching means for latching an output signal of the first transfer means in response to a control signal corresponding to the frequency information of the clock; 상기 클럭의 제2 에지에 응답하여 상기 제1 래칭수단의 출력신호를 전달하기 위한 제2 전달수단; 및Second transfer means for transferring an output signal of the first latching means in response to a second edge of the clock; And 상기 제어신호에 응답하여 상기 제2 전달수단의 출력신호를 래칭하기 위한 제2 래칭수단Second latching means for latching an output signal of the second transfer means in response to the control signal 을 구비하는 반도체 집적회로의 플립 플롭.A flip flop of a semiconductor integrated circuit having a. 제1항에 있어서,The method of claim 1, 상기 클럭의 주파수에 대응하는 주파수 정보신호에 응답하여 상기 제어신호를 생성하는 제어신호 생성부와,A control signal generator for generating the control signal in response to a frequency information signal corresponding to the frequency of the clock; 상기 플립 플롭을 리셋하기 위한 리셋부를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And a reset unit for resetting the flip flop. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 래칭수단은 상기 클럭의 주파수가 기준주파수보다 저주파수인 경우 상기 제1 전달수단의 출력신호를 래칭하고, 상기 기준주파수보다 고주파수인 경우 상기 제1 전달수단의 출력신호를 버퍼링하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.The first latching means latches the output signal of the first transmission means when the frequency of the clock is lower than the reference frequency, and buffers the output signal of the first transmission means when the frequency of the clock is higher than the reference frequency. Flip-flops in semiconductor integrated circuits. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제1 래칭수단은,The first latching means, 상기 제1 전달수단의 출력단과 상기 제2 전달수단의 입력단 사이에 연결되어 상기 제1 전달수단의 출력신호를 버퍼링하기 위한 제1 인버터와,A first inverter connected between an output end of the first transfer means and an input end of the second transfer means to buffer an output signal of the first transfer means; 상기 제1 인버터의 출력단이 자신의 입력단에 연결되고 자신의 출력단이 상기 제1 인버터의 입력단에 연결되어, 상기 제어신호에 응답하여 상기 제1 인버터의 출력신호를 버퍼링하기 위한 제2 인버터를 구비하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.An output terminal of the first inverter is connected to an input terminal of the first inverter and an output terminal of the first inverter is connected to an input terminal of the first inverter, and includes a second inverter for buffering an output signal of the first inverter in response to the control signal; A flip flop of a semiconductor integrated circuit, characterized in that. 제4항에 있어서,The method of claim 4, wherein 상기 제2 인버터는 상기 클럭이 기준주파수보다 저주파수인 경우 활성화되고, 상기 기준주파수보다 고주파수인 경우 비활성화되는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And the second inverter is activated when the clock is lower than the reference frequency and deactivated when the clock is higher than the reference frequency. 제4항에 있어서,The method of claim 4, wherein 상기 제2 인버터는 상기 제어신호에 응답하여 활성화되는 제1 3상태 인버터인 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And the second inverter is a first tri-state inverter activated in response to the control signal. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 래칭수단은 상기 클럭의 주파수가 기준주파수보다 저주파수인 경우 상기 제2 전달수단의 출력신호를 래칭하고, 상기 기준주파수보다 고주파수인 경우 상기 제2 전달수단의 출력신호를 버퍼링하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.The second latching means latches the output signal of the second transmission means when the frequency of the clock is lower than the reference frequency, and buffers the output signal of the second transmission means when the frequency of the clock is higher than the reference frequency. Flip-flops in semiconductor integrated circuits. 제1항 또는 제2항에 있어서,The method according to claim 1 or 2, 상기 제2 래칭수단은,The second latching means, 상기 제2 전달수단의 출력단이 자신의 입력단에 연결되어 상기 제2 전달수단의 출력신호를 버퍼링하기 위한 제3 인버터와,A third inverter connected to an output terminal of the second transmission means to buffer an output signal of the second transmission means; 상기 제3 인버터의 출력단이 자신의 입력단에 연결되고 자신의 출력단이 상기 제3 인버터의 입력단에 연결되어, 상기 제어신호에 응답하여 상기 제3 인버터의 출력신호를 버퍼링하기 위한 제4 인버터를 구비하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.An output terminal of the third inverter is connected to an input terminal of the third inverter and its output terminal is connected to an input terminal of the third inverter, and includes a fourth inverter for buffering an output signal of the third inverter in response to the control signal; A flip flop of a semiconductor integrated circuit, characterized in that. 제8항에 있어서,The method of claim 8, 상기 제4 인버터는 상기 클럭의 기준주파수보다 저주파수인 경우 활성화되고, 상기 기준주파수보다 고주파수인 경우 비활성화되는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And the fourth inverter is activated when the frequency is lower than the reference frequency of the clock, and is deactivated when the fourth inverter is higher than the reference frequency. 제8항에 있어서,The method of claim 8, 상기 제4 인버터는 상기 제어신호에 응답하여 활성화되는 제2 3상태 인버터인 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And the fourth inverter is a second tri-state inverter activated in response to the control signal. 제2항에 있어서,The method of claim 2, 상기 제어신호 생성부는 상기 클럭을 입력받고 상기 주파수 정보신호에 응답하여 상기 클럭의 기준주파수보다 저주파수인 경우 상기 클럭에 대응하여 토글링하는 신호를 제어신호로서 출력하고, 상기 기준주파수보다 고주파수인 경우 상기 주파수 정보신호에 대응하는 신호를 제어신호로서 출력하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.The control signal generation unit receives the clock and outputs a signal toggling corresponding to the clock as a control signal when the frequency is lower than the reference frequency of the clock in response to the frequency information signal, and when the frequency is higher than the reference frequency. A flip-flop of a semiconductor integrated circuit characterized by outputting a signal corresponding to a frequency information signal as a control signal. 제2항에 있어서,The method of claim 2, 상기 제어신호 생성부는 상기 클럭을 입력받고 상기 주파수 정보신호에 응답하여 상기 클럭의 기준주파수보다 저주파수인 경우 제1 논리레벨을 가지는 제어신호를 출력하고, 상기 기준주파수보다 고주파수인 경우 제2 논리레벨을 가지는 제어신호를 출력하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.The control signal generation unit receives the clock and outputs a control signal having a first logic level when the frequency is lower than the reference frequency of the clock in response to the frequency information signal, and outputs a second logic level when the frequency is higher than the reference frequency. The flip flop of the semiconductor integrated circuit, characterized in that for outputting a control signal. 제2항에 있어서,The method of claim 2, 상기 클럭의 주파수를 검출하여 상기 주파수 정보신호를 출력하기 위한 주파수 검출부를 더 구비하는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And a frequency detector for detecting the frequency of the clock and outputting the frequency information signal. 제2항에 있어서,The method of claim 2, 상기 주파수 정보신호는 모드 레지스터 셋(mode register set)에서 출력되는 것을 특징으로 하는 반도체 집적회로의 플립 플롭.And the frequency information signal is output in a mode register set.
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