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KR100856128B1 - 고속 동작이 가능한 레벨 쉬프터 및 그 방법 - Google Patents

고속 동작이 가능한 레벨 쉬프터 및 그 방법 Download PDF

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Publication number
KR100856128B1
KR100856128B1 KR1020070014465A KR20070014465A KR100856128B1 KR 100856128 B1 KR100856128 B1 KR 100856128B1 KR 1020070014465 A KR1020070014465 A KR 1020070014465A KR 20070014465 A KR20070014465 A KR 20070014465A KR 100856128 B1 KR100856128 B1 KR 100856128B1
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KR
South Korea
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node
switch
level
voltage
signal
Prior art date
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이창주
최광호
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삼성전자주식회사
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Publication date
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Abstract

고속 동작이 가능한 레벨 쉬프터 및 그 방법이 개시된다. 상기 레벨 쉬프터는 제1 스위칭 신호와 제2 스위칭 신호에 응답하여 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 스위치부; 제1 노드와 제2 노드 사이에 접속되어 제2 노드의 전압을 제2 전원 전압으로 레벨 쉬프팅시키는 레벨 쉬프팅 제어부; 및 제어신호에 응답하여 제1 노드와 제2 노드를 선택적으로 접속시키는 접속 스위치를 구비하여 상기 접속 스위치의 스위칭 동작으로 레벨 쉬프터의 전력 소모를 줄이고 고속 동작이 가능하다.
레벨 쉬프터, 고속 동작

Description

고속 동작이 가능한 레벨 쉬프터 및 그 방법{Level shifter capable of high speed operation and method thereof}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 관련 기술에 따른 레벨 쉬프터의 회로도이다.
도 2는 본 발명의 실시 예에 따른 레벨 쉬프터의 회로도이다.
도 3a 내지 도 5b는 도 2의 제어 신호 발생부에서 발생되는 스위치의 동작 타이밍도이다.
도 6은 본 발명의 실시 예에 따른 레벨 쉬프팅 방법의 흐름도이다.
도 7은 본 발명에 따른 레벨 쉬프터를 구비하는 디스플레이 장치의 기능블록도이다.
본 발명의 따른 실시 예는 반도체 회로에 관한 것으로, 보다 상세하게는 접속 스위치를 구비하여 고속 동작이 가능한 레벨 쉬프터 및 그 방법에 관한 것이다.
최근의 반도체 집적회로는 초소형화 및 저전력화에 중점을 두어 설계되고 있 으며 이를 위해서 상기 반도체 집적회로의 옥사이드(oxide) 두께를 보다 얇게하고 채널 길이를 줄여 고속 트랜지스터를 양산해 낼 수 있도록 초미세(Ultra Deep Submicron Meter; UDSM) 공정이 이뤄지고 있다.
반도체 집적회로가 상기 초미세 공정으로 갈수록 상기 반도체 집적회로의 동작 전압은 낮아져서 약 1.0V 이하의 극저 전압이 사용된다. 그러나, 상기 반도체 집적회로 내부에서 사용하는 저전압이 외부 전원장치(예컨대, 반도체 집적회로의 I/O부, 또는 디스플레이 장치의 액정 등)에 사용되는 경우 상기 저전압을 승압하는 레벨 쉬프터가 필요하다.
상기 레벨 쉬프터는 반도체 집적회로에서 입력된 전압레벨보다 승압 또는 강하된 출력전압을 발생시키는데 사용되는 회로로서 서로 다른 레벨을 갖는 회로 간에 인터페이스 역할을 하는 회로이다.
도 1은 관련 기술에 따른 레벨 쉬프터의 회로도이다. 도 1을 참조하면, 상기 레벨 쉬프터(10)는 제1 인버터(I1), 제2 인버터(I3), 레벨 쉬프팅 유닛(15), 및 제3 인버터(I5)를 구비한다.
상기 제1 인버터(I1)는 입력신호(A)를 수신하고 수신된 상기 입력신호(A)를 반전시켜 상기 제1 스위칭 신호(SS1)를 출력한다.
상기 제2 인버터(I3)는 상기 제1 스위칭 신호(SS1)를 수신하고 수신된 상기 제1 스위칭 신호(SS1)를 반전시켜 제2 스위칭 신호(SS2)를 출력한다.
상기 레벨 쉬프팅 유닛(15)은 상기 제1 스위칭 신호(SS1)와 상기 제2 스위칭 신호(SS2)에 응답하여 상기 입력신호(A)를 소정의 전압 레벨만큼 레벨 업/ 또는 다 운 시키고 레벨 업/ 또는 다운된 신호를 출력한다.
상기 제3 인버터(I5)는 상기 레벨 쉬프팅 유닛(15)의 출력 신호를 수신하고 수신된 상기 출력 신호를 반전시켜 레벨 쉬프트된 신호(Y)를 출력한다.
그러나, 관련 기술에 따른 레벨 쉬프터(10)의 입력신호가 제1 논리레벨(예컨대, 로우("0")레벨) 상태에서 제2 논리레벨(예컨대, 하이("1")레벨) 상태로 천이되는 경우 다음과 같은 문제점이 발생 될 수 있다.
상기 레벨 쉬프터(10)에서 레벨 쉬프팅이 이루어지는 부분은 레벨 쉬프팅 유닛(15)으로서, 상기 레벨 쉬프팅 유닛(15)을 구성하고 있는 트랜지스터는 제1 트랜지스터(MN3), 제2 트랜지스터(MN4), 제3 트랜지스터(MP3), 및 제4 트랜지스터(MP4)이다.
상기 제1 트랜지스터(MN3)와 제2 트랜지스터(MN4)의 전류 구동 능력은 제1 전원 전압(VDD1)의 스윙(swing) 폭에 의해서 결정되고, 상기 제3 트랜지스터(MP3)와 제4 트랜지스터(MP3)의 전류 구동 능력은 제3 전원 전압(VDD2)의 스윙(swing) 폭에 의해서 결정된다.
상기 입력 신호(A)가 제1 논리레벨(예컨대, 로우("0")레벨)인 경우, 제1 트랜지스터(MN3)와 제4 트랜지스터(MP4)는 인 에이블 상태가 되고, 제2 트랜지스터(MN4)와 제3 트랜지스터(MP3)는 디스 에이블 상태가 된다.
상기 입력 신호(A)가 제2 논리레벨(예컨대, 하이("1")레벨)로 천이되는 경우, 제2 트랜지스터(MN4)와 제3 트랜지스터(MP3)는 인 에이블 상태가 되고, 제1 트랜지스터(MN3)와 제4 트랜지스터(MP4)는 디스 에이블 상태가 된다.
그런데, 상기 제3 전원 전압(VDD2)이 상기 제1 전원 전압(VDD1) 보다 큰 경우 상기 제4 트랜지스터(MP4)의 전류 구동 능력이 상기 제2 트랜지스터(MN4)의 전류 구동 능력보다 커질 수 있는바, 상기 제2 노드(N3) 의 전압 레벨이 제3 트랜지스터(MP3)를 인 에이블시킬 수 있는 만큼 떨어지지 않을 수 있다.
따라서, 제3 트랜지스터(MP3)가 디스 에이블 상태를 유지하거나 상기 제3 트랜지스터(MP3)에 흐르는 전류가 서브 쓰레솔드(Sub-threshold) 이하의 전류 정도로 작아져, 크로스-커플드(cross-coubled) 된 제3 트랜지스터(MP3)와 제4 트랜지스터(MP4) 인 에이블/ 또는 디스 에이블 동작이 설계된 동작 시간내에 제대로 이뤄지지 않아 레벨 쉬프터(10)의 오동작이 발생될 수 있다.
또한, 상기 레벨 쉬프팅 유닛(15)의 느린 동작으로 인하여 제3 인버터(I5)에 입력되는 전류량이 많아져 전력소모가 증가 될 수 있다.
결국, 관련기술에 따른 레벨 쉬프터(10)는 매우 느린 동작 특성을 보일 수 있으며, 소정의 동작시간 내에 원하는 전압레벨을 출력하지 못하는 문제점이 발생 될 수 있다.
상기 문제점을 해결하기 위하여 괸련 기술은 상기 제1 트랜지스터(MN3) 및 제2 트랜지스터(MN4)의 전류 구동 능력이 상기 제3 트랜지스터(MP3) 및 상기 제4 트랜지스터(MP4)의 전류 구동 능력보다 크게 떨어지지 않게 하기 위해서 상기 제3 트랜지스터(MP3) 및 상기 제4 트랜지스터(MP4)의 게이트 폭(Width)을 크게 설계한다. 그 결과 레벨 쉬프터(10) 및 상기 레벨 쉬프터(10)를 구비하는 시스템의 면적이 커질 수 있는 문제점이 발생 될 수 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 극 저전압에서도 고속 동작이 가능한 레벨 쉬프터 및 그 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 전력 소모를 줄일 수 있는 레벨 쉬프터 및 그 방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 기술적인 과제는 소면적으로 레벨 쉬프터를 구현 할 수 있는 레벨 쉬프터 및 그 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 반도체 회로는 제1 스위칭 신호와 제2 스위칭 신호에 응답하여 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 스위치부; 상기 제1 노드와 상기 제2 노드 사이에 접속되어 상기 제2 노드의 전압을 제2 전원 전압으로 레벨 쉬프팅시키는 레벨 쉬프팅 제어부; 및 제어신호에 응답하여 상기 제1 노드와 상기 제2 노드를 선택적으로 접속시키는 접속 스위치를 구비할 수 있다.
상기 스위치부는 상기 제1 스위칭 신호에 응답하여 상기 제1 노드를 상기 제1전원 전압과 선택적으로 접속시키는 제1 스위치; 및 상기 제2 스위칭 신호에 응답하여 상기 제2 노드를 상기 제1전원 전압과 선택적으로 접속시키는 제2 스위치를 구비할 수 있다.
상기 레벨 쉬프팅 제어부는 상기 제2 노드의 전압에 응답하여 상기 제2 전원과 상기 제1 노드를 선택적으로 접속시키는 제3 스위치; 및 상기 제1 노드의 전압 에 응답하여 상기 제2 전원과 상기 제2 노드를 선택적으로 접속시키는 제4 스위치를 구비하며, 상기 접속 스위치의 저항값은, 상기 제1 스위치가 인 에이블되는 경우, 상기 접속 스위치의 저항값, 상기 제1 스위치의 저항값, 및 상기 제4 스위치의 저항값의 관계에서 상기 제2 노드의 전압이 상기 제3 스위치를 인에에블시킬 수 있는 전압레벨을 갖도록 결정되고, 상기 제2 스위치가 인 에이블되는 경우, 상기 접속 스위치의 저항값, 상기 제2 스위치의 저항값, 및 상기 제3 스위치의 저항값의 관계에서 상기 제1 노드의 전압이 상기 제4 스위치를 인에에블시킬 수 있는 전압레벨을 갖도록 결정될 수 있다.
상기 반도체 회로는 입력신호를 수신하고 수신된 상기 입력신호를 반전시켜 상기 제1 스위칭 신호를 출력하는 제1 인버터; 및 상기 입력신호에 응답하여 상기 제어신호를 발생하는 제어 신호 발생부를 더 구비할 수 있다.
상기 제어 신호 발생부는 상기 입력신호의 논리레벨이 천이되는 제1 구간, 상기 논리레벨이 천이되기전의 제2 구간, 또는 상기 논리레벨이 천이된 후의 제3 구간에서 상기 제어신호를 활성화할 수 있다.
상기 반도체 회로는 상기 제1 스위칭 신호를 수신하고 수신된 상기 제1 스위칭 신호를 반전시켜 상기 제2 스위칭 신호를 출력하는 제2 인버터를 더 구비할 수 있다.
상기 레벨 쉬프팅 제어부는 상기 제2 노드의 전압에 응답하여 상기 제2 전원과 상기 제1 노드를 선택적으로 접속시키는 제3 스위치; 및 상기 제1 노드의 전압에 응답하여 상기 제2 전원과 상기 제2 노드를 선택적으로 접속시키는 제4 스위치 를 구비할 수 있다.
상기 접속 스위치는 엔모스 트랜지스터, 피모스 트랜지스터, 또는 전송 트랜지스터 중에서 어느 하나로 구현될 수 있다.
상기 반도체 회로는 상기 제2 노드와 접속되어 상기 제2 노드의 출력 신호를 반전시키는 제3 인버터를 더 구비할 수 있다.
상기 반도체 회로는 레벨 쉬프터 일 수 있다.
상기 반도체 회로는 디스플레이 장치에 구현될 수 있다.
상기 기술적 과제를 달성하기 위한 레벨 쉬프팅 방법은 스위치부가 제1 스위칭 신호와 제2 스위칭 신호에 응답하여 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 단계; 상기 제어 신호 발생부가 상기 입력신호의 논리레벨이 천이되는 제1 구간, 상기 논리레벨이 천이되기 전의 제2 구간, 또는 상기 논리레벨이 천이된 후의 제3 구간에서 제어신호를 활성화하는 단계; 및 접속 스위치가 상기 제어신호에 기초하여 제1 노드와 제2 노드를 접속시키는 단계를 구비할 수 있다.
상기 레벨 쉬프팅 방법은, 상기 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 단계 전에, 제1 인버터가 입력신호를 수신하고 수신된 상기 입력신호를 반전시켜 상기 제1 스위칭 신호를 출력하는 단계; 및 제2 인버터가 상기 제1 스위칭 신호를 수신하고 수신된 상기 제1 스위칭 신호를 반전시켜 상기 제2 스위칭 신호를 출력하는 단계를 더 구비할 수 있다.
상기 레벨 쉬프팅 방법은 제3 인버터가 상기 제2 노드의 출력 신호를 반전시키는 단계를 더 구비할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 실시 예에 따른 레벨 쉬프터의 회로도이고, 도 3a 내지 도 5b는 도 2의 제어 신호 발생부에서 발생되는 스위치의 동작 타이밍도이다. 도 2와 도 3a 내지 도 5b를 참조하면, 디스플레이 장치의 구동 드라이버 등에 구현될 수 있는 레벨 쉬프터(100)는 제1 인버터(I11), 제2 인버터(I31), 스위치부, 레벨 쉬프팅 제어부(110), 접속 스위치(S1), 제어 신호 발생부(120), 및 제3 인버터(I51)를 구비할 수 있다.
상기 제1 인버터(I11)는 입력신호(A)를 수신하고 수신된 상기 입력신호(A)를 반전시켜 제1 스위칭 신호(SS11)를 출력한다.
상기 제1 인버터(I11)는 제1 풀 업 트랜지스터(MP11)와 제1 풀 다운 트랜지스터(MN11)를 구비할 수 있다. 상기 제1 풀 업 트랜지스터(MP11)는 제1 전원전압(VDD1)과 제1 노드(N11) 사이에 접속되며, 상기 입력신호(A)에 응답하여 게이팅되어 상기 제1 노드(N11)를 상기 제1 전원전압(VDD1) 레벨로 풀 업시킨다.
상기 제1 풀 다운 트랜지스터(MN11)는 제1 노드(N11)와 제2 전원전압(VSS) 사이에 접속되며, 상기 입력신호(A)에 응답하여 게이팅되어 상기 제1 노드(N11)의 전압을 제2 전원 전압(VSS)로 풀 다운시킨다.
상기 제2 인버터(I31)는 제1 스위칭 신호(SS11)를 수신하고 수신된 상기 제1 스위칭 신호(SS11)를 반전시켜 상기 제2 스위칭 신호(/SS11)를 출력할 수 있다.
상기 제2 인버터(I31)는 제2 풀 업 트랜지스터(MP21)와 제2 풀 다운 트랜지스터(MN21)를 구비할 수 있다. 상기 제2 풀 업 트랜지스터(MP21)는 제1 전원전압(VDD1)과 제2 노드(N21) 사이에 접속되며, 상기 제1 스위칭 신호(SS11)에 응답하여 게이팅되어 상기 제2 노드(N21)를 상기 제1 전원전압(VDD1) 레벨로 풀 업시킨다.
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상기 제2 풀 다운 트랜지스터(MN21)는 제2 노드(N21)와 제2 전원전압(VSS) 사이에 접속되며, 상기 제1 스위칭 신호(SS11)에 응답하여 게이팅되어 상기 제2 노드(N21)의 전압을 제2 전원 전압(VSS)로 풀 다운시킨다.
제1 스위치(MN31)와 제2 스위치(MN41)를 구비하는 스위치부는 제1 스위칭 신호(SS11)와 상기 제2 스위칭 신호(/SS11)에 응답하여 제3 노드(C1) 및 제4 노드(C2)를 제2전원 전압(VSS)과 선택적으로 접속시킨다.
상기 제1 스위치(MN31)는 제3 노드(C1)와 제2 전원 전압(VSS) 사이에 접속되며, 상기 제1 스위칭 신호(SS11)에 응답하여 게이팅되어 상기 제3 노드(C1)의 전압을 제2 전원 전압(VSS)로 풀 다운시킬 수 있다.
상기 제2 스위치(MN41)는 제4 노드(C2)와 제2 전원 전압(VSS) 사이에 접속되며, 상기 제2 스위칭 신호(/SS11)에 응답하여 게이팅되어 상기 제4 노드(C2)의 전 압을 제2 전원 전압(VSS)로 풀 다운시킬 수 있다.
상기 레벨 쉬프팅 제어부(110)는 상기 제3 노드(C1)와 상기 제4 노드(C2) 사이에 접속되어 상기 제3 노드(C1)와 상기 제4 노드(C2)의 전압을 제3 전원 전압(VDD2) 레벨로 레벨 쉬프팅시킬 수 있다.
상기 레벨 쉬프팅 제어부(110)는 제3 스위치(MP31)와 제4 스위치(MP41)를 구비할 수 있다. 상기 제3 스위치(MP31)는 제3 전원 전압(VDD2)와 제3 노드(C1) 사이에 접속되며, 제4 노드(C2)의 전압 레벨에 응답하여 게이팅되어 상기 제3 전원 전압(VDD2)과 상기 제3 노드(C1) 사이의 전기적 경로를 형성한다.
상기 제4 스위치(MP41)는 제3 전원 전압(VDD2)와 제4 노드(C2) 사이에 접속되며, 제3 노드(C1)의 전압 레벨에 응답하여 게이팅되어 상기 제3 전원 전압(VDD2)과 상기 제4 노드(C2) 사이의 전기적 경로를 형성한다.
상기 접속 스위치(S1)는 제어신호(LS_CON)에 응답하여 제3 노드(C1)와 제4 노드(C2)를 선택적으로 접속시킬 수 있다.
상기 접속 스위치(S1)는 엔모스 트랜지스터(미도시), 피모스 트랜지스터(미도시), 또는 전송 트랜지스터(미도시) 중에서 어느 하나로 구현될 수 있으나 이에 한정되는 것은 아니다.
상기 제어 신호 발생부(120)는 상기 입력신호(A)에 응답하여 상기 제어신호(LS_CON)를 발생한다. 상기 제어 신호 발생부(120)는 상기 입력신호(A)에 응답하여 상기 입력신호(A)의 논리레벨이 천이되기 전의 제1 구간(도 3a와 도 3b의 경우), 논리레벨이 천이된 후의 제2 구간(도 4a와 도 4b의 경우), 또는 논리레벨이 천이되는 제3 구간(도 5a와 도 5b의 경우) 중에서 어느 하나의 구간에 활성화된 제어신호를 발생할 수 있다.
본 발명의 실시 예에 의하면, 상기 접속 스위치(S1)가 제어신호(LS_CON)에 응답하여 제3 노드(C1)와 제4 노드(C2)를 선택적으로 접속시킴으로써 상기 레벨 쉬프팅 제어부(110)의 고속동작이 가능하다.
예컨대, 입력 신호(A)가 제1 논리레벨(예컨대, 로우("0")레벨) 상태에서 제2 논리레벨(예컨대, 하이("1")레벨)로 천이되기 직전에 상기 제어신호(LS_CON)가 발생되어 상기 접속 스위치(S1)가 온 상태(Switch-on level)에서 오프 상태(Switch-off level)로 되는 경우(도 3a), 상기 접속 스위치(S1)가 온 상태(Switch-on level)에 있을 때, 제3 노드(C1)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응한다.
즉, 상기 제어신호(LS_CON)에 의해서 상기 접속 스위치(S1)가 온 상태가 되면, 제1 스위치(MN31), 상기 접속 스위치(S1), 및 상기 제4 스위치(MP41)의 전류 경로가 생성된다.
상기 제3 노드(C1)와 제4 노드(C2) 사이의 전압(즉, 상기 접속 스위치(S1) 사이에 걸리는 전압)은 다음과 같은 전압 분배식으로 표현될 수 있다.
VS1 = (RS1/(RMP41 + RS1 + RMN31)) * VDD2
여기서, 상기 RS1는 상기 접속 스위치(S1)가 온 상태일 때의 저항값, 상기 RMP41는 상기 제4 스위치(MP41)가 온 상태일 때의 저항값, RMN31는 상기 제1 스위치(MN31)가 온 상태일 때의 저항값, 및 상기 VDD2는 제3 전원전압을 나타낸다.
즉, 상기 접속 스위치(S1)가 제3 노드(C1)와 제4 노드(C2) 사이를 접속시키고, 상기 제4 노드(C2)의 전압 레벨이 상기 제3 스위치(MP31)를 턴 온 시킬 수 있을 정도로 상기 RMP41, RS1, 및 RMN31를 설계하여 배치하면 상기 입력 신호(A)가 제1 논리레벨(예컨대, 로우("0")레벨) 상태에서 제2 논리레벨(예컨대, 하이("1")레벨)로 천이되는 경우 상기 제3 스위치(MP31)가 턴 온 상태가 되어 상기 제3 노드(C1)의 전압을 빠르게 충전시킬 수 있으므로 레벨 쉬프팅 제어부(110)의 스위치 전환 동작은 빠르게 수행될 수 있다.
또한, 입력 신호(A)가 제2 논리레벨(예컨대, 하이("1")레벨) 상태에서 제1 논리레벨(예컨대, 로우("0")레벨)로 천이되기 직전에 상기 제어신호(LS_CON)가 발생되어 상기 접속 스위치(S1)가 온 상태(Switch-on level)에서 오프 상태(Switch-off level)로 되는 경우(도 3b), 상기 접속 스위치(S1)가 온 상태(Switch-on level)에 있을 때, 제3 노드(C1)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제2 전원전압(VSS) 레벨과 상응한다.
즉, 상기 제어신호(LS_CON)에 의해서 상기 접속 스위치(S1)가 온 상태가 되면, 제2 스위치(MN41), 상기 접속 스위치(S1), 및 상기 제3 스위치(MP31)의 전류 경로가 생성된다.
상기 제3 노드(C1)와 제4 노드(C2) 사이의 전압(즉, 상기 접속 스위치(S1) 사이에 걸리는 전압)은 다음과 같은 전압 분배식으로 표현될 수 있다.
VS1 = (RS1/(RMN41 + RS1 + RMP31)) * VDD2
여기서, 상기 RMN41은 상기 제2 스위치(MN41)가 온 상태일 때의 저항값, 및 RMP31는 상기 제3 스위치(MP31)가 온 상태일 때의 저항값을 나타낸다.
따라서, 상기 접속 스위치(S1)가 제3 노드(C1)와 제4 노드(C2) 사이를 접속시키고, 상기 제3 노드(C1)의 전압 레벨이 상기 제4 스위치(MP41)를 턴 온 시킬 수 있을 정도로 상기 RMN41, RS1, 및 RMP31를 설계하여 배치하면 상기 입력 신호(A)가 제2 논리레벨(예컨대, 하이("1")레벨) 상태에서 제1 논리레벨(예컨대, 로우("0")레벨)로 천이되는 경우 상기 제4 스위치(MP41)가 턴 온 상태가 되어 상기 제4 노드(C2)의 전압을 빠르게 충전시킬 수 있으므로, 레벨 쉬프팅 제어부(110)의 스위치 전환 동작은 빠르게 수행될 수 있다.
또한, 입력 신호(A)가 제1 논리레벨(예컨대, 로우("0")레벨) 상태에서 제2 논리레벨(예컨대, 하이("1")레벨)로 천이 된 후에 상기 제어신호(LS_CON)가 발생되어 상기 접속 스위치(S1)가 온 상태(Switch-on level)에서 오프 상태(Switch-off level)로 되는 경우(도 4a), 레벨 쉬프터(100)가 정상 동작을 한다면, 상기 접속 스위치(S1)가 온 상태(Switch-on level)가 되기 전에, 제3 노드(C1)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압) 레벨과 상응해야한다. 그러나, 레벨 쉬프터(100)의 동작이 느려 오동작하고 있을 때는 제3 노드(C1)의 전압 레벨은 제2 전원전 압(VSS, 예컨대, 그라운드 전압) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하게 된다.
상기 제어신호(LS_CON)에 의해서 상기 접속 스위치(S1)가 온 상태가 되면, 제3 노드(C1)의 전압은 상기 제3 노드(C1)의 기생 캐패시턴스로 유입되는 전류에 의해 전압이 증가하게 된다. 따라서, 상기 제4 스위치(MP41)의 게이트-드레인 간의 전압이 작아져, 상기 제4 스위치(MP41)의 전류 구동 능력은 작아지고, 제4 노드(C2)의 전압은 감소된다.
이때, 제1 스위치(MN31)는 오프 상태이므로 제3 노드(C1)의 전압 레벨은 제4 노드(C2)의 전압 레벨까지 상승하게 되며, 상기 제3 노드(C1)과 상기 제4 노드(C2)의 전압 레벨이 동일하므로 제3 스위치(MP31)과 제4 스위치(MP41)의 전류구동 능력이 같아지게 된다. 그래서, 레벨 쉬프터(100)의 동작은 상기 제1 스위치(MN31)와 상기 제2 스위치(MN41)의 온/ 또는 오프 상태에 따라서 빠르게 정상동작을 하여 제3 노드(C1)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압) 레벨과 상응하게 된다.
입력 신호(A)가 제2 논리레벨(예컨대, 하이("1")레벨) 상태에서 제1 논리레벨(예컨대, 로우("0")레벨)로 천이 된 후에 상기 제어신호(LS_CON)가 발생되어 상기 접속 스위치(S1)가 온 상태(Switch-on level)에서 오프 상태(Switch-off level)로 되는 경우(도 4b), 레벨 쉬프터(100)가 정상 동작을 한다면, 상기 접속 스위치(S1)가 온 상태(Switch-on level)가 되기 전에, 제3 노드(C1)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응해야한다. 그러나, 레벨 쉬프터(100)의 동작이 느려 오동작하고 있을 때는 제4 노드(C2)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하고, 제4 노드(C2)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압)과 상응하게 된다.
상기 제어신호(LS_CON)에 의해서 상기 접속 스위치(S1)가 온 상태가 되면, 제4 노드(C2)의 전압은 상기 제4 노드(C2)의 기생 캐패시턴스로 유입되는 전류에 의해 전압이 증가하게 된다. 따라서, 상기 제3 스위치(MP31)의 게이트-드레인 간의 전압이 작아져, 상기 제3 스위치(MP31)의 전류 구동 능력은 작아지고, 제3 노드(C1)의 전압은 감소된다.
이때, 제2 스위치(MN41)는 오프 상태이므로 제4 노드(C2)의 전압 레벨은 제3 노드(C1)의 전압 레벨까지 상승하게 되며, 상기 제3 노드(C1)과 상기 제4 노드(C2)의 전압 레벨이 동일하므로 제3 스위치(MP31)과 제4 스위치(MP41)의 전류구동 능력이 같아지게 된다. 그래서, 레벨 쉬프터(100)의 동작은 상기 제1 스위치(MN31)와 상기 제2 스위치(MN41)의 온/ 또는 오프 상태에 따라서 빠르게 정상동작을 하여 제4 노드(C2)의 전압 레벨은 제3 전원전압(VDD2) 레벨과 상응하고, 제3 노드(C1)의 전압 레벨은 제2 전원전압(VSS, 예컨대, 그라운드 전압) 레벨과 상응하게 된다.
당해 기술이 속하는 당업자는 도 3a 내지 도4b에 대한 상세한 설명을 통하여 상기 제어 신호 발생부(120)가 상기 입력신호(A)에 응답하여 상기 입력신호(A)의 논리레벨 천이시점(도 5a와 도 5b의 경우)에 제어신호(LS_CON)를 발생하여 상기 레 벨 쉬프팅 제어부(110)의 고속 동작이 이뤄지는 경우를 용이하게 이해할 수 있으므로 이에 대한 상세한 설명은 생략한다.상기 제3 인버터(I51)는 상기 제4 노드(C2)와 접속되어 상기 제4 노드(C2)의 전압 레벨을 반전시킨다. 상기 제3 인버터(I51)는 제3 풀 업 트랜지스터(MP51)와 제3 풀 다운 트랜지스터(MN51)을 구비할 수 있다.
상기 제3 풀 업 트랜지스터(MP51)는 제1 전원전압(VDD2)과 제5 노드(N31) 사이에 접속되며, 상기 제4 노드(C2)의 전압 레벨에 응답하여 게이팅되어 상기 제5 노드(N31)를 제3 전원전압(VDD2) 레벨로 풀 업시킨다.
상기 제3 풀 다운 트랜지스터(MN51)는 제5 노드(N31)와 제2 전원전압(VSS) 사이에 접속되며, 상기 제4 노드(C2)의 전압 레벨에 응답하여 게이팅되어 상기 제5 노드(N31)를 상기 제2 전원전압(VSS) 레벨로 풀 다운시킨다.
도 6은 본 발명의 실시 예에 따른 레벨 쉬프팅 방법의 흐름도이다. 도 2와 도 6을 참조하면, 제1 인버터(I11)는 입력신호(A)를 수신하고 수신된 상기 입력신호를 반전시켜 상기 제1 스위칭 신호(SS11)를 출력한다(S100).
제2 인버터(I31)는 상기 제1 스위칭 신호(SS11)를 수신하고 수신된 상기 제1 스위칭 신호를 반전시켜 상기 제2 스위칭 신호(/SS11)를 출한다(S102).
스위치부의 제1 스위치(MN31)는 상기 제1 스위칭 신호(SS11)에 응답하여 제3 노드(C1)를 제2 전원전압(VSS)과 선택적으로 접속시키고, 제2 스위치(MN41)는 상기 제2 스위칭 신호(/SS11)에 응답하여 제4 노드(C2)를 제2 전원전압(VSS)과 선택적으로 접속시킨다(S104).
제어 신호 발생부(120)는 입력신호(A)에 기초하여 상기 입력신호(A)의 논리레벨 천이시점, 논리레벨 천이 직전시점, 또는 논리레벨 천이 직후시점 중에서 어느 하나의 시점에 제어신호(LS_CON)를 발생한다(S106).
접속 스위치(S1)는 상기 제어신호(LS_CON)에 응답하여 제3 노드(C1)와 제4 노드(C2)를 접속시킨다(S108).
제3 인버터(I51)가 상기 제4 노드(C2)의 출력 신호를 반전시킨다(S110).
도 7은 본 발명에 따른 레벨 쉬프터를 구비하는 디스플레이 장치의 기능블록도이다. 도 2와 도 7을 참조하면, 디스플레이 장치(200)는 디스플레이 판넬(240), 타이밍 컨트롤러(210), 데이터 라인 드라이버(또는 소스 드라이버; 220), 및 스캔 라인 드라이버(또는 게이트 드라이버; 230)를 구비한다.
상기 디스플레이 패널(240)은 다수의 데이터 라인들(또는 소스 라인들, 미도시), 다수의 스캔 라인들(또는 게이트 라인들, 미도시), 및 상기 다수의 데이터 라인들과 상기 다수의 스캔 라인들 사이에 접속된 다수의 박막 트랜지스터들을 구비하며, 영상을 디스플레이한다.
상기 타이밍 컨트롤러(210)는 디지털 영상 데이터(DATA)와 수직동기신호(Vsync), 수평동기신호(Hsync) 등의 제어신호들을 수신하고, 입력신호(예컨대, 디지털 영상 데이터, A), 수평 시작신호(DIO), 및 로드 신호(CLK)를 데이터 라인 드라이버(220)로 출력하고, 수직 시작신호(또는 수직 동기 시작신호; STV)를 스캔 라인 드라이버(230)로 출력한다.
상기 수직동기신호(Hsync)는 하나의 프레임(frame)을 구성하는 기준신호이 며, 한 주기의 수직 동기신호(Hsync)구간 동안 하나의 프레임에 대한 표시 동작이 이루어진다. 상기 수평 동기신호(Hsync)는 하나의 라인(즉, 스캔 라인)을 구성하는 기준신호이며, 한 주기의 수평 동기신호(Hsync)구간 동안 하나의 라인에 대한 표시 동작이 이루어진다.
상기 데이터 라인 드라이버(220)는 타이밍 컨트롤러(210)로부터 출력된 입력신호(A)와 제어신호들(DIO와 CLK)에 기초하여 디스플레이 패널(240)의 다수의 데이터 라인들(미도시)을 구동한다.
상기 데이터 라인 드라이버(220)는 도 2에 도시된 레벨 쉬프터(100)를 구비하며, 상기 레벨 쉬프터(100)는 입력 신호(A)에 기초하여 상기 입력 신호(A)를 레벨 쉬프팅하여 디스플레이 패널(20)의 다수의 데이터 라인들(미도시)을 구동하기 위한 제어신호인 레벨 쉬프팅된 신호(Y)를 출력한다.
상기 데이터 라인 드라이버(220)는 다수의 레벨 쉬프터(100)들을 구비할 수 있으며, 상기 데이터 라인 드라이버(220)에 상기 다수의 레벨 쉬프터(100)들이 구비되는 경우, 상기 다수의 레벨 쉬프터(100)들 각각은 하나의 제어신호 발생부(120)를 공유 할 수 있다.
따라서, 본 발명의 실시예에 의하면 데이터 라인 드라이버(220)가 하나의 제어신호 발생부(120)를 공유하여 데이터 라인 드라이버(220)에서 상기 레벨 쉬프터(100)가 차지하는 면적을 줄일 수 있는 효과가 있다.
상기 레벨 쉬프터(100)에 대한 구체적인 구성 및 동작은 이미 상세히 설명하였으므로 이에 대한 상세한 설명은 생략한다.
상기 수직 시작신호(STV)는 첫 번째 스캔 라인을 선택하기 위한 신호이다. 일반적으로 스캔 라인 드라이버(230)는 상기 수직 시작신호(STV)가 로우 레벨에서 하이레벨로 바뀌면 스캔 라인들을 순차적으로 구동한다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 레벨 쉬프터 및 그 방법은 접속 스위치가 제어신호에 응답하여 대응되는 노드들을 선택적으로 접속시킴으로써 상기 레벨 쉬프터의 느린 동작으로 인한 전력 소모를 줄이고 극 저전압에서도 상기 레벨 쉬프터의 고속동작이 가능하도록 하는 효과가 있다.
또한, 본 발명에 의하면, 레벨 쉬프터에 구현되는 접속 스위치를 구비하여 상기 레벨 쉬프터의 설계시 레벨 쉬프터를 구성하고 있는 트랜지스터의 면적을 최소화할 수 있으므로 상기 레벨 쉬프터를 소면적으로 구현할 수 있는 효과가 있다.

Claims (14)

  1. 제1 스위칭 신호와 제2 스위칭 신호에 응답하여 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 스위치부;
    상기 제1 노드와 상기 제2 노드 사이에 접속되어 상기 제2 노드의 전압을 제2 전원 전압으로 레벨 쉬프팅시키는 레벨 쉬프팅 제어부; 및
    제어신호에 응답하여 상기 제1 노드와 상기 제2 노드를 선택적으로 접속시키는 접속 스위치를 구비하는 반도체 회로.
  2. 제1항에 있어서, 상기 스위치부는,
    상기 제1 스위칭 신호에 응답하여 상기 제1 노드를 상기 제1전원 전압과 선택적으로 접속시키는 제1 스위치; 및
    상기 제2 스위칭 신호에 응답하여 상기 제2 노드를 상기 제1전원 전압과 선택적으로 접속시키는 제2 스위치를 구비하는 반도체 회로.
  3. 제1항에 있어서, 상기 레벨 쉬프팅 제어부는,
    상기 제2 노드의 전압에 응답하여 상기 제2 전원과 상기 제1 노드를 선택적으로 접속시키는 제3 스위치; 및
    상기 제1 노드의 전압에 응답하여 상기 제2 전원과 상기 제2 노드를 선택적으로 접속시키는 제4 스위치를 구비하며,
    상기 접속 스위치의 저항값은,
    상기 제1 스위치가 인 에이블되는 경우, 상기 접속 스위치의 저항값, 상기 제1 스위치의 저항값, 및 상기 제4 스위치의 저항값의 관계에서 상기 제2 노드의 전압이 상기 제3 스위치를 인에에블시킬 수 있는 전압레벨을 갖도록 결정되고,
    상기 제2 스위치가 인 에이블되는 경우, 상기 접속 스위치의 저항값, 상기 제2 스위치의 저항값, 및 상기 제3 스위치의 저항값의 관계에서 상기 제1 노드의 전압이 상기 제4 스위치를 인에에블시킬 수 있는 전압레벨을 갖도록 결정되는 반도체 회로.
  4. 제1항에 있어서, 상기 반도체 회로는,
    입력신호를 수신하고 수신된 상기 입력신호를 반전시켜 상기 제1 스위칭 신호를 출력하는 제1 인버터; 및
    상기 입력신호에 응답하여 상기 제어신호를 발생하는 제어 신호 발생부를 더 구비하는 반도체 회로.
  5. 제4항에 있어서, 상기 제어 신호 발생부는,
    상기 입력신호의 논리레벨이 천이되는 제1 구간, 상기 논리레벨이 천이되기전의 제2 구간, 또는 상기 논리레벨이 천이된 후의 제3 구간에서 상기 제어신호를 활성화하는 반도체 회로.
  6. 제4항에 있어서, 상기 반도체 회로는,
    상기 제1 스위칭 신호를 수신하고 수신된 상기 제1 스위칭 신호를 반전시켜 상기 제2 스위칭 신호를 출력하는 제2 인버터를 더 구비하는 반도체 회로.
  7. 제1항에 있어서, 상기 레벨 쉬프팅 제어부는,
    상기 제2 노드의 전압에 응답하여 상기 제2 전원과 상기 제1 노드를 선택적으로 접속시키는 제3 스위치; 및
    상기 제1 노드의 전압에 응답하여 상기 제2 전원과 상기 제2 노드를 선택적으로 접속시키는 제4 스위치를 구비하는 반도체 회로.
  8. 제1항에 있어서, 상기 접속 스위치는,
    엔모스 트랜지스터, 피모스 트랜지스터, 또는 전송 트랜지스터 중에서 어느 하나로 구현되는 반도체 회로.
  9. 제1항에 있어서, 상기 반도체 회로는,
    상기 제2 노드와 접속되어 상기 제2 노드의 출력 신호를 반전시키는 제3 인버터를 더 구비하는 반도체 회로.
  10. 제1항에 있어서, 상기 반도체 회로는 레벨 쉬프터인 반도체 회로.
  11. 제1항에 있어서, 상기 반도체 회로는,
    디스플레이 장치의 소스 드라이버에 구현되는 반도체 회로.
  12. 스위치부가 제1 스위칭 신호와 제2 스위칭 신호에 응답하여 제1 노드 및 제2 노드를 제1전원 전압과 선택적으로 접속시키는 단계;
    제어 신호 발생부가 입력신호의 논리레벨이 천이되는 제1 구간, 상기 논리레벨이 천이되기전의 제2 구간, 또는 상기 논리레벨이 천이된 후의 제3 구간에서 제어신호를 활성화하는 단계; 및
    접속 스위치가 상기 제어신호에 기초하여 상기 제1 노드와 상기 제2 노드를 접속시키는 단계를 구비하는 레벨 쉬프팅 방법.
  13. 제12항에 있어서, 상기 레벨 쉬프팅 방법은, 상기 제1 노드 및 상기 제2 노드를 제1전원 전압과 선택적으로 접속시키는 단계 전에,
    제1 인버터가 입력신호를 수신하고 수신된 상기 입력신호를 반전시켜 상기 제1 스위칭 신호를 출력하는 단계; 및
    제2 인버터가 상기 제1 스위칭 신호를 수신하고 수신된 상기 제1 스위칭 신호를 반전시켜 상기 제2 스위칭 신호를 출력하는 단계를 더 구비하는 레벨 쉬프팅 방법.
  14. 제12항에 있어서, 상기 레벨 쉬프팅 방법은,
    상기 접속 스위치가 상기 제어신호에 기초하여 상기 제1 노드와 상기 제2 노드를 접속시키는 단계 후에,
    제3 인버터가 상기 제2 노드의 출력 신호를 반전시키는 단계를 더 구비하는 레벨 쉬프팅 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659341B2 (en) * 2011-05-02 2014-02-25 Analog Devices, Inc. System and method for level-shifting voltage signals using a dynamic level-shifting architecture
WO2013074073A1 (en) * 2011-11-14 2013-05-23 Intel Corporation Voltage level shift with interim-voltage-controlled contention interrupt
CN103812498B (zh) * 2012-11-13 2016-10-05 台湾积体电路制造股份有限公司 过驱动装置
US8890602B2 (en) * 2013-01-16 2014-11-18 Freescale Semiconductor, Inc. Well-biasing circuit for integrated circuit
CN103227634A (zh) * 2013-05-14 2013-07-31 苏州文芯微电子科技有限公司 一种低功耗usb高速信号电平转换电路
KR20150124521A (ko) * 2014-04-28 2015-11-06 에스케이하이닉스 주식회사 파워업 신호 생성회로 및 이를 포함하는 반도체 장치
US9490780B2 (en) 2014-12-18 2016-11-08 Intel Corporation Apparatuses, methods, and systems for dense circuitry using tunnel field effect transistors
CN104866445B (zh) * 2015-05-15 2018-08-24 中国飞机强度研究所 一种新型接口箱
CN105469825B (zh) * 2015-11-09 2019-11-19 中国人民解放军国防科学技术大学 一种面向标准cmos工艺非易失存储器的高压切换方法
US11223359B2 (en) * 2016-03-31 2022-01-11 Qualcomm Incorporated Power efficient voltage level translator circuit
JP6817081B2 (ja) * 2017-01-17 2021-01-20 エイブリック株式会社 レベルシフト回路
JP2018129727A (ja) * 2017-02-09 2018-08-16 エイブリック株式会社 レベルシフタ
CN108667449A (zh) * 2017-03-27 2018-10-16 中芯国际集成电路制造(上海)有限公司 电子系统及其上、下电状态检测电路
CN109428587B (zh) * 2017-08-31 2023-10-27 恩智浦美国有限公司 电平移位器备用单元
CN107919088B (zh) * 2018-01-05 2021-01-22 京东方科技集团股份有限公司 数字信号电平转换电路、驱动方法、显示面板及显示装置
JP6921780B2 (ja) * 2018-04-13 2021-08-18 ルネサスエレクトロニクス株式会社 半導体装置
CN110610685B (zh) * 2018-06-15 2021-02-26 元太科技工业股份有限公司 像素电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040046435A (ko) * 2002-11-27 2004-06-05 엘지.필립스 엘시디 주식회사 레벨 쉬프터 및 그를 내장한 래치
KR20050079180A (ko) * 2004-02-04 2005-08-09 주식회사 하이닉스반도체 레벨 쉬프터

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0748172B2 (ja) * 1988-12-19 1995-05-24 三菱電機株式会社 マイクロコンピュータ
US5701136A (en) * 1995-03-06 1997-12-23 Thomson Consumer Electronics S.A. Liquid crystal display driver with threshold voltage drift compensation
US5955899A (en) * 1997-01-27 1999-09-21 Intel Corporation Compact comparator
US20090013874A1 (en) * 2004-02-05 2009-01-15 Koninklijke Philips Electronics N.V. Beverage Making Device
TWI236799B (en) * 2004-10-06 2005-07-21 Infineon Admtek Co Ltd Level shifter circuit without dc current flow
US7411452B2 (en) * 2005-12-07 2008-08-12 New Vision Micro Inc. Low DC power rail-to-rail buffer amplifier for liquid crystal display application
US20070188194A1 (en) * 2006-02-15 2007-08-16 Samsung Electronics Co: Ltd. Level shifter circuit and method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040046435A (ko) * 2002-11-27 2004-06-05 엘지.필립스 엘시디 주식회사 레벨 쉬프터 및 그를 내장한 래치
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