[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100854458B1 - Write Latency Control Circuit - Google Patents

Write Latency Control Circuit Download PDF

Info

Publication number
KR100854458B1
KR100854458B1 KR1020060138798A KR20060138798A KR100854458B1 KR 100854458 B1 KR100854458 B1 KR 100854458B1 KR 1020060138798 A KR1020060138798 A KR 1020060138798A KR 20060138798 A KR20060138798 A KR 20060138798A KR 100854458 B1 KR100854458 B1 KR 100854458B1
Authority
KR
South Korea
Prior art keywords
signal
clock signal
precharge
write
pull
Prior art date
Application number
KR1020060138798A
Other languages
Korean (ko)
Other versions
KR20080062717A (en
Inventor
주용석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060138798A priority Critical patent/KR100854458B1/en
Publication of KR20080062717A publication Critical patent/KR20080062717A/en
Application granted granted Critical
Publication of KR100854458B1 publication Critical patent/KR100854458B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Databases & Information Systems (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 뱅크선택신호에 응답하여 클럭신호로부터 내부클럭신호를 생성하고, 프리차지신호에 응답하여 상기 내부클럭신호를 디스에이블시키는 클럭신호생성부; 및 상기 내부클럭신호를 입력받아, 라이트 레이턴시 신호에 응답하여 뱅크별로 구분된 라이트신호를 생성하는 라이트 레이턴시 제어부를 포함하는 라이트 레이턴시 제어회로를 제공한다.A clock signal generation unit generates an internal clock signal from a clock signal in response to a bank selection signal, and disables the internal clock signal in response to a precharge signal; And a light latency control circuit configured to receive the internal clock signal and generate a light signal classified for each bank in response to the light latency signal.

라이트 레이턴시, 프리차지신호 Light latency, precharge signal

Description

라이트 레이턴시 제어회로{Write Latency Control Circuit}Write Latency Control Circuit

도1a 종래기술에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. 1A is a block diagram showing the configuration of a write latency control circuit according to the prior art.

도1b는 도1a의 내부신호 타이밍도이다.FIG. 1B is an internal signal timing diagram of FIG. 1A.

도2는 본 발명의 제1 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. Fig. 2 is a block diagram showing the configuration of the write latency control circuit according to the first embodiment of the present invention.

도3은 도2의 내부신호 타이밍도이다.3 is an internal signal timing diagram of FIG.

도4는 본 발명의 제2 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. 4 is a block diagram showing the configuration of the write latency control circuit according to the second embodiment of the present invention.

도5는 도4의 내부신호 타이밍도이다.FIG. 5 is an internal signal timing diagram of FIG. 4.

도6은 본 발명의 제3 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. Fig. 6 is a block diagram showing the configuration of the write latency control circuit according to the third embodiment of the present invention.

본 발명은 라이트 레이턴시 제어회로에 관한 것으로, 더욱 구체적으로는 라이트 동작 종료 후 클럭신호의 토글링을 막아 전류소모를 감소시킬 수 있도록 한 라이트 레이턴시 제어회로에 관한 것이다.The present invention relates to a write latency control circuit, and more particularly, to a write latency control circuit that prevents toggling of a clock signal after an end of a write operation to reduce current consumption.

현재 DDR 디램(DRAM)에서는 라이트(Write) 명령이 입력된 후 소정 구간 경과후 데이터가 입력되므로 라이트 레이턴시(WL, Write Latency)를 정의하여 사용하고 있다. 라이트 레이턴시(WL)는 라이트 명령이 입력된 후 몇 클럭 후에 데이터가 입력되는가를 의미하며, 디램 스팩 상으로 WL=0 부터 WL=7까지 사용된다. 여기서, WL=0이라 함은 라이트 명령 후 다음 클럭에 데이터가 입력됨을 의미하고, WL=7이라 함은 라이트 명령 후 7번째 클럭에서 데이터가 입력됨을 의미한다.Currently, in the DDR DRAM, data is input after a predetermined period has elapsed after a write command is input, thereby defining write latency (WL). The write latency WL means how many clocks are input after the write command is input, and is used from WL = 0 to WL = 7 on the DRAM specification. Here, WL = 0 means that data is input to the next clock after the write command, and WL = 7 means that data is input at the seventh clock after the write command.

도1a는 종래기술에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. 1A is a block diagram showing the configuration of a write latency control circuit according to the prior art.

종래기술에 따른 라이트 레이턴시 제어회로(10, WL control<0:7>)는 뱅크선택신호(Bank<0:7>), 컬럼어드레스 스트로브 신호(CASP6), 클럭신호(CLK) 및 라이트 레이턴시 신호<0:7>를 입력받아, 뱅크별로 라이트 동작을 수행하기 위한 라이트신호(Bank_wr<0:7>)를 생성한다. The write latency control circuits 10 and WL control <0: 7> according to the prior art include the bank select signal Bank <0: 7>, the column address strobe signal CASP6, the clock signal CLK, and the write latency signal < 0: 7> is input to generate a write signal Bank_wr <0: 7> for performing a write operation for each bank.

그런데, 도1b에 도시된 바와 같이 라이트 명령(WT)에 따라 라이트 신호(Bank_wr<0:7>)가 인에이블되어 라이트 동작이 종료돤 후, 프리차지(Precharge)가 개시되어도 클럭신호(CLK)는 계속 토글링(toggling) 상태를 유지하여 전류소모를 증가시키는 문제가 있었다.However, as shown in FIG. 1B, the write signal Bank_wr <0: 7> is enabled according to the write command WT, and after the write operation is finished, the clock signal CLK is performed even when precharge is started. There was a problem of increasing the current consumption by maintaining a toggle state (toggling).

따라서, 본 발명이 이루고자 하는 기술적 과제는 라이트 명령에 따라 뱅크가 선택된 후 라이트 동작이 종료되는 구간 동안만 토글링되는 내부클럭신호를 이용하여 라이트 레이턴시를 제어함으로써, 클럭신호의 토글링에 따른 전류소모를 감소시킬 수 있도록 한 레이턴시 제어회로를 제공하는 데 있다.Accordingly, the technical problem to be achieved by the present invention is to control the write latency using an internal clock signal that is toggled only during the period in which the write operation is terminated after the bank is selected according to the write command, thereby consuming current due to the clock signal toggling. It is to provide a latency control circuit that can reduce the power.

상기 기술적 과제를 달성하기 위하여, 본 발명은 뱅크선택신호에 응답하여 클럭신호로부터 내부클럭신호를 생성하고, 프리차지신호에 응답하여 상기 내부클럭신호를 디스에이블시키는 클럭신호생성부; 및 상기 내부클럭신호를 입력받아, 라이트 레이턴시 신호에 응답하여 뱅크별로 구분된 라이트신호를 생성하는 라이트 레이턴시 제어부를 포함하는 라이트 레이턴시 제어회로를 제공한다.
본 발명에서, 상기 클럭신호생성부는 뱅크선택신호의 인에이블 시점부터 상기 프리차지신호의 인에이블 시점까지 상기 클럭신호를 상기 내부클럭신호로 출력하는 것이 바람직하다.According to an aspect of the present invention, there is provided a clock signal generation unit configured to generate an internal clock signal from a clock signal in response to a bank selection signal, and to disable the internal clock signal in response to a precharge signal; And a light latency control circuit configured to receive the internal clock signal and generate a light signal classified for each bank in response to the light latency signal.
In the present invention, it is preferable that the clock signal generation unit outputs the clock signal as the internal clock signal from an enable time of a bank selection signal to an enable time of the precharge signal.

삭제delete

본 발명에서, 상기 클럭신호생성부는 상기 프리차지신호에 응답하여 제1노드를 풀업구동하는 풀업소자와, 뱅크선택신호에 응답하여 상기 제1노드를 풀다운구동하는 풀다운소자를 포함하는 구동부; 및 상기 제1노드의 신호에 응답하여 상기 클럭신호를 상기 내부클럭신호로 전달하는 전달소자를 포함한다.The clock signal generation unit may include a driver including a pull-up device configured to pull up a first node in response to the precharge signal, and a pull-down device configured to pull down the first node in response to a bank selection signal; And a transfer device configured to transfer the clock signal to the internal clock signal in response to the signal of the first node.

본 발명에서, 상기 프리차지신호는 프리차지명령에 의해 인에이블되는 신호인 것이 바람직하다.In the present invention, the precharge signal is preferably a signal enabled by a precharge command.

본 발명에서, 상기 프리차지신호는 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 것이 바람직하다.In the present invention, the precharge signal is preferably enabled according to the end of the write operation according to the auto precharge accompanying write command.

본 발명에서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 것이 바람직하다.In the present invention, it is preferable that the pull-up element is a PMOS transistor, and the pull-down element is an NMOS transistor.

본 발명에서, 상기 전달소자는 상기 제1노드의 신호와 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 내부클럭신호를 생성하는 것이 바람직하다.In the present invention, the transfer device preferably receives the signal of the first node and the clock signal to perform the logic operation to generate the internal clock signal.

본 발명에서, 상기 클럭신호생성부는 제1 프리차지신호와 제2 프리차지신호를 입력받아 논리연산을 수행하는 논리소자와, 상기 논리소자의 출력신호에 응답하여 제1노드를 풀업구동하는 풀업소자와, 뱅크선택신호에 응답하여 상기 제1노드를 풀다운구동하는 풀다운소자를 포함하는 구동부; 및 상기 제1노드의 신호에 응답하여 상기 클럭신호를 상기 내부클럭신호로 전달하는 전달소자를 포함한다.In the present invention, the clock signal generation unit receives a first precharge signal and a second precharge signal, and performs a logic operation, and a pull-up element that pulls up the first node in response to an output signal of the logic element. And a driver including a pull-down element configured to pull-down the first node in response to a bank selection signal. And a transfer device configured to transfer the clock signal to the internal clock signal in response to the signal of the first node.

본 발명에서, 상기 제1 프리차지신호는 프리차지 커맨드에 의해 인에이블되는 신호이고, 상기 제2 프리차지신호는 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 것이 바람직하다.In the present invention, it is preferable that the first precharge signal is a signal enabled by a precharge command, and the second precharge signal is enabled upon completion of a write operation according to an auto precharge accompanying write command.

본 발명에서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것이 바람직하다.In the present invention, the pull-up device is a PMOS transistor, the pull-down device is preferably an NMOS transistor.

본 발명에서, 상기 전달소자는 상기 제1노드의 신호와 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 내부클럭신호를 생성하는 것이 바람직하다.In the present invention, the transfer device preferably receives the signal of the first node and the clock signal to perform the logic operation to generate the internal clock signal.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다. Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도2는 본 발명의 제1 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. Fig. 2 is a block diagram showing the configuration of the write latency control circuit according to the first embodiment of the present invention.

도시된 바와 같이, 본 발명의 제1 실시예에 따른 라이트 레이턴시 제어회로는 클럭신호(CLK)로부터 내부클럭신호(ICLK)를 생성하되, 외부에서 입력되는 프리차지명령에 의해 인에이블되는 프리차지신호(Pbank<0:7>)에 따라 내부클럭신호(ICLK)의 인에이블을 조절하는 클럭신호생성부(20) 및, 내부클럭신호(ICLK)를 입력받아, 라이트 레이턴시 신호(WL<0:7>)에 응답하여 뱅크별로 구분된 라이트신호(Bank_wr<0:7>)를 생성하는 라이트 레이턴시 제어부(22)를 구비한다.As shown, the write latency control circuit according to the first embodiment of the present invention generates the internal clock signal ICLK from the clock signal CLK, but is enabled by a precharge command input from the outside. The clock signal generation unit 20 for adjusting the enable of the internal clock signal ICLK and the internal clock signal ICLK are inputted according to Pbank <0: 7>, and the write latency signal WL <0: 7 is input. And a write latency controller 22 for generating the write signals Bank_wr <0: 7> classified for each bank in response to &quot;).

클럭신호생성부(20)는 프리차지신호(Pbank<0:7>)를 버퍼링하는 버퍼(200)와, 버퍼(200)의 출력신호에 응답하여 노드(a)를 풀업구동하는 PMOS 트랜지스터(P20)와, 인에이블될 뱅크를 선택하기 위한 뱅크선택신호(Bank<0:7>)에 응답하여 노드(a)를 풀다운구동하는 NMOS 트랜지스터(N20)를 포함하는 구동부(210)을 포함한다. 또한, 클럭신호생성부(20)는 노드(a)의 신호를 래치하는 래치(220)와, 래치(220)의 출력신호에 응답하여 클럭신호(CLK)를 내부클럭신호(ICLK)로 전달하는 앤드게이트(AND20)를 포함한다. 앤드게이트(AND20)는 낸드게이트와 인버터의 조합 으로 구성하는 것이 바람직하다.The clock signal generation unit 20 includes a buffer 200 that buffers the precharge signals Pbank <0: 7>, and a PMOS transistor P20 that pulls up the node a in response to an output signal of the buffer 200. And a driver 210 including an NMOS transistor N20 that pulls down the node a in response to a bank selection signal Bank <0: 7> for selecting a bank to be enabled. In addition, the clock signal generation unit 20 transfers the clock signal CLK as the internal clock signal ICLK in response to the latch 220 latching the signal of the node a and the output signal of the latch 220. And an AND gate (AND20). The AND gate AND20 may be configured by a combination of the NAND gate and the inverter.

라이트 레이턴시 제어부(22)는 뱅크선택신호(Bank<0:7>), 라이트 명령에 응답하여 인에이블되는 컬럼어드레스 스트로브 신호(CASP6), 내부클럭신호(ICLK) 및, 라이트 레이턴시 신호(WL<0:7>)을 입력받아, 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다.The write latency control unit 22 controls the bank selection signal Bank <0: 7>, the column address strobe signal CASP6, the internal clock signal ICLK, and the write latency signal WL <0, which are enabled in response to the write command. : 7>), and generates a write signal Bank_wr <0: 7> having write latency divided by bank.

이와 같이 구성된, 라이트 레이턴시 제어회로의 동작을 도2의 내부신호 타이밍도를 도시한 도3을 참고하여 설명하면 다음과 같다.The operation of the write latency control circuit configured as described above will be described with reference to FIG. 3, which shows the internal signal timing diagram of FIG.

도시된 바와 같이, 라이트 명령(WT)이 입력되면, 뱅크선택신호(Bank<0:7>) 및 컬럼어드레스 스트로브 신호(CASP6)가 순차적으로 하이레벨로 인에이블된다. 하이레벨의 뱅크선택신호(Bank<0:7>)에 의해 NMOS 트랜지스터(N20)는 턴온되어 노드(a)를 로우레벨로 풀다운 구동한다. 노드(a)의 신호는 래치(220)를 통해 앤드게이트(AND20)의 일단에 입력되고, 앤드게이트(AND20)는 인버터로 동작하여 클럭신호(CLK)를 내부 클럭신호(ICLK)로 전달한다. 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어부(22)는 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다. As illustrated, when the write command WT is input, the bank selection signals Bank <0: 7> and the column address strobe signal CASP6 are sequentially enabled to the high level. The NMOS transistor N20 is turned on by the high level bank select signal Bank <0: 7> to pull down the node a to the low level. The signal of the node a is input to one end of the AND gate AND20 through the latch 220, and the AND gate AND20 operates as an inverter to transfer the clock signal CLK to the internal clock signal ICLK. The write latency controller 22 receiving the internal clock signal ICLK generates a write signal Bank_wr <0: 7> having the write latency divided by bank.

라이트 동작이 종료된 후 외부에서 입력되는 프리차지명령(Precharge)에 따라 프리차지신호(Pbank<0:7>)가 로우레벨로 인에이블되면 버퍼(200)는 로우레벨을 출력하여 PMOS 트랜지스터(P20)를 턴온시켜 노드(a)를 하이레벨로 풀업구동한다. 하이레벨의 노드(a)의 신호는 래치(220)를 통해 앤드게이트(AND20)의 일단에 입력되고, 앤드게이트(AND20)는 클럭신호(CLK)에 관계없이 로우레벨의 내부 클럭신 호(ICLK)를 생성한다. 이와 같이, 토글링 되지 않고 일정한 로우레벨을 갖는 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어부(22)의 동작은 중단되어, 프리차지 시 전류가 소모되는 것을 방지한다.After the write operation is completed, when the precharge signal Pbank <0: 7> is enabled at a low level according to a precharge command input from the outside, the buffer 200 outputs a low level to output the PMOS transistor P20. Turn on) to pull up node (a) to a high level. The signal of the node a of the high level is input to one end of the AND gate AND20 through the latch 220, and the AND gate AND20 receives the internal clock signal ICLK of the low level regardless of the clock signal CLK. ) As such, the operation of the write latency controller 22 which receives the internal clock signal ICLK having a constant low level without being toggled is stopped, thereby preventing current from being consumed during precharging.

도4는 본 발명의 제2 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. 4 is a block diagram showing the configuration of the write latency control circuit according to the second embodiment of the present invention.

도시된 바와 같이, 본 발명의 제1 실시예에 따른 라이트 레이턴시 제어회로는 클럭신호(CLK)로부터 내부클럭신호(ICLK)를 생성하되, 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 프리차지신호(Acpgbbank<0:7>)에 따라 내부클럭신호(ICLK)의 인에이블을 조절하는 클럭신호생성부(40) 및, 내부클럭신호(ICLK)를 입력받아, 라이트 레이턴시 신호(WL<0:7>)에 응답하여 뱅크별로 구분된 라이트신호(Bank_wr<0:7>)를 생성하는 라이트 레이턴시 제어부(42)를 구비한다.As shown, the write latency control circuit according to the first embodiment of the present invention generates the internal clock signal ICLK from the clock signal CLK, but is terminated at the end of the write operation according to the auto-precharge-associated write command. The clock signal generation unit 40 that adjusts the enable of the internal clock signal ICLK and the internal clock signal ICLK are input according to the precharge signal Acpgbbank <0: 7> that is enabled, and the write latency signal In response to WL <0: 7>, a write latency controller 42 for generating the write signals Bank_wr <0: 7> divided by banks is provided.

클럭신호생성부(40)는 프리차지신호(Acpgbbank<0:7>)를 버퍼링하는 버퍼(400)와, 버퍼(400)의 출력신호에 응답하여 노드(b)를 풀업구동하는 PMOS 트랜지스터(P40)와, 인에이블될 뱅크를 선택하기 위한 뱅크선택신호(Bank<0:7>)에 응답하여 노드(b)를 풀다운구동하는 NMOS 트랜지스터(N40)를 포함하는 구동부(410)을 포함한다. 또한, 클럭신호생성부(40)는 노드(b)의 신호를 래치하는 래치(420)와, 래치(420)의 출력신호에 응답하여 클럭신호(CLK)를 내부클럭신호(ICLK)로 전달하는 앤드게이트(AND40)를 포함한다.The clock signal generation unit 40 includes a buffer 400 for buffering the precharge signal Acpgbbank <0: 7>, and a PMOS transistor P40 for pull-up driving the node b in response to an output signal of the buffer 400. And a driver 410 including an NMOS transistor N40 that pulls down the node b in response to a bank selection signal Bank <0: 7> for selecting a bank to be enabled. In addition, the clock signal generation unit 40 transfers the clock signal CLK as the internal clock signal ICLK in response to the latch 420 latching the signal of the node b and the output signal of the latch 420. And an AND gate (AND40).

라이트 레이턴시 제어부(42)는 뱅크선택신호(Bank<0:7>), 라이트 명령에 응답하여 인에이블되는 컬럼어드레스 스트로브 신호(CASP6), 내부클럭신호(ICLK) 및, 라이트 레이턴시 신호(WL<0:7>)을 입력받아, 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다.The write latency controller 42 includes the bank selection signal Bank <0: 7>, the column address strobe signal CASP6, the internal clock signal ICLK, which are enabled in response to the write command, and the write latency signal WL <0. : 7>), and generates a write signal Bank_wr <0: 7> having write latency divided by bank.

이와 같이 구성된, 라이트 레이턴시 제어회로의 동작을 도4의 내부신호 타이밍도를 도시한 도5를 참고하여 설명하면 다음과 같다.The operation of the write latency control circuit configured as described above will be described with reference to FIG. 5, which shows the internal signal timing diagram of FIG.

도시된 바와 같이, 오토프리차지 수반 라이트 명령(WTA)이 입력되면, 뱅크선택신호(Bank<0:7>) 및 컬럼어드레스 스트로브 신호(CASP6)가 순차적으로 하이레벨로 인에이블된다. 하이레벨의 뱅크선택신호(Bank<0:7>)에 의해 NMOS 트랜지스터(N40)는 턴온되어 노드(b)를 로우레벨로 풀다운 구동한다. 노드(b)의 신호는 래치(420)를 통해 앤드게이트(AND40)의 일단에 입력되고, 앤드게이트(AND40)는 인버터로 동작하여 클럭신호(CLK)를 내부 클럭신호(ICLK)로 전달한다. 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어부(42)는 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다.As shown, when the auto precharge accompanying write command WTA is input, the bank selection signals Bank <0: 7> and the column address strobe signal CASP6 are sequentially enabled to a high level. The NMOS transistor N40 is turned on by the high level bank select signal Bank <0: 7> to pull down the node b to a low level. The signal of the node b is input to one end of the AND gate AND40 through the latch 420, and the AND gate AND40 operates as an inverter to transfer the clock signal CLK to the internal clock signal ICLK. The write latency controller 42 receiving the internal clock signal ICLK generates a write signal Bank_wr <0: 7> having the write latency divided by bank.

라이트 동작이 종료되면 프리차지신호(Acpgbbank<0:7>)가 로우레벨로 인에이블되고, 버퍼(400)는 로우레벨을 출력하여, PMOS 트랜지스터(P40)를 턴온시켜 노드(b)를 하이레벨로 풀업구동한다. 하이레벨의 노드(b)의 신호는 래치(420)를 통해 앤드게이트(AND40)의 일단에 입력되고, 앤드게이트(AND40)는 클럭신호(CLK)에 관계없이 로우레벨의 내부 클럭신호(ICLK)를 생성한다. 이와 같이, 토글링 되지 않고 일정한 로우레벨을 갖는 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어 부(42)의 동작은 중단되어, 프리차지 시 전류가 소모되는 것을 방지한다.When the write operation is completed, the precharge signal Acpgbbank <0: 7> is enabled at a low level, the buffer 400 outputs a low level, and the PMOS transistor P40 is turned on to turn the node b high level. To pull up. The signal of the node b of the high level is input to one end of the AND gate AND40 through the latch 420, and the AND gate AND40 is the low level internal clock signal ICLK regardless of the clock signal CLK. Create As such, the operation of the write latency controller 42 which receives the internal clock signal ICLK having a low level without being toggled is stopped to prevent current from being consumed during precharging.

도6은 본 발명의 제3 실시예에 따른 라이트 레이턴시 제어회로의 구성을 도시한 블럭도이다. Fig. 6 is a block diagram showing the configuration of the write latency control circuit according to the third embodiment of the present invention.

도시된 바와 같이, 본 발명의 제3 실시예에 따른 라이트 레이턴시 제어회로는 클럭신호(CLK)로부터 내부클럭신호(ICLK)를 생성하되, 외부에서 입력되는 프리차지명령에 의해 인에이블되는 프리차지신호(Pbank<0:7>) 및 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 프리차지신호(Acpgbbank<0:7>)에 따라 내부클럭신호(ICLK)의 인에이블을 조절하는 클럭신호생성부(60) 및, 내부클럭신호(ICLK)를 입력받아, 라이트 레이턴시 신호(WL<0:7>)에 응답하여 뱅크별로 구분된 라이트신호(Bank_wr<0:7>)를 생성하는 라이트 레이턴시 제어부(62)를 구비한다.As shown, the write latency control circuit according to the third embodiment of the present invention generates an internal clock signal ICLK from the clock signal CLK, but is enabled by a precharge command input from the outside. The enable of the internal clock signal ICLK is adjusted according to the precharge signal (Acpgbbank <0: 7>) which is enabled upon completion of the write operation according to (Pbank <0: 7>) and the auto-precharge accompanying write command. The clock signal generation unit 60 and the internal clock signal ICLK are inputted to generate the write signals Bank_wr <0: 7> classified for each bank in response to the write latency signals WL <0: 7>. The light latency control part 62 is provided.

클럭신호생성부(60)는 프리차지신호(Acpgbbank<0:7>)를 입력받아 논리곱 연산을 수행하는 논리부(600)와, 논리부(600)의 출력신호에 응답하여 노드(c)를 풀업구동하는 PMOS 트랜지스터(P60)와, 인에이블될 뱅크를 선택하기 위한 뱅크선택신호(Bank<0:7>)에 응답하여 노드(c)를 풀다운구동하는 NMOS 트랜지스터(N60)를 포함하는 구동부(610)을 포함한다. 또한, 클럭신호생성부(60)는 노드(c)의 신호를 래치하는 래치(620)와, 래치(620)의 출력신호에 응답하여 클럭신호(CLK)를 내부클럭신호(ICLK)로 전달하는 앤드게이트(AND60)를 포함한다.The clock signal generation unit 60 receives a precharge signal Acpgbbank <0: 7> and performs a logical multiplication operation on the logic unit 600 and the node c in response to an output signal of the logic unit 600. Driver including a PMOS transistor P60 for pull-up driving and a NMOS transistor N60 for pull-down driving node c in response to a bank selection signal Bank <0: 7> for selecting a bank to be enabled. 610. In addition, the clock signal generation unit 60 transmits the clock signal CLK as the internal clock signal ICLK in response to the latch 620 latching the signal of the node c and the output signal of the latch 620. And AND gate AND60.

라이트 레이턴시 제어부(62)는 뱅크선택신호(Bank<0:7>), 라이트 명령에 응 답하여 인에이블되는 컬럼어드레스 스트로브 신호(CASP6), 내부클럭신호(ICLK) 및, 라이트 레이턴시 신호(WL<0:7>)을 입력받아, 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다.The write latency control unit 62 includes a bank selection signal Bank <0: 7>, a column address strobe signal CASP6, an internal clock signal ICLK enabled in response to a write command, and a write latency signal WL <0. : 7>), and generates a write signal Bank_wr <0: 7> having write latency divided by bank.

이와 같이 구성된, 라이트 레이턴시 제어회로의 동작을 도3 및 도4를 참고하여 설명하면 다음과 같다.The operation of the write latency control circuit configured as described above will be described with reference to FIGS. 3 and 4 as follows.

도시된 바와 같이, 라이트 명령(WT) 또는 오토프리차지 수반 라이트 명령(WTA)이 입력되면, 뱅크선택신호(Bank<0:7>) 및 컬럼어드레스 스트로브 신호(CASP6)가 순차적으로 하이레벨로 인에이블된다. 하이레벨의 뱅크선택신호(Bank<0:7>)에 의해 NMOS 트랜지스터(N60)는 턴온되어 노드(c)를 로우레벨로 풀다운 구동한다. 노드(c)의 신호는 래치(620)를 통해 앤드게이트(AND60)의 일단에 입력되고, 앤드게이트(AND60)는 인버터로 동작하여 클럭신호(CLK)를 내부 클럭신호(ICLK)로 전달한다. 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어부(62)는 뱅크별로 구분되는 라이트 레이턴시를 갖는 라이트 신호(Bank_wr<0:7>)를 생성한다.As shown, when the write command WT or the auto precharge accompanying write command WTA is inputted, the bank selection signal Bank <0: 7> and the column address strobe signal CASP6 are sequentially brought into the high level. Is enabled. The NMOS transistor N60 is turned on by the high level bank select signal Bank <0: 7> to pull down the node c to the low level. The signal of the node c is input to one end of the AND gate AND60 through the latch 620, and the AND gate AND60 operates as an inverter to transfer the clock signal CLK to the internal clock signal ICLK. The write latency controller 62 receiving the internal clock signal ICLK generates a write signal Bank_wr <0: 7> having the write latency divided by bank.

라이트 동작이 종료된 후 외부에서 입력되는 프리차지명령(Precharge)에 따라 프리차지신호(Pbank<0:7>)가 로우레벨이 되거나, 오토프리차지 수반 라이트 명령(WTA)에 따른 라이트 동작이 종료된 후 프리차지신호(Acpgbbank<0:7>)가 로우레벨로 인에이블되면, 논리부(600)는 로우레벨을 출력하여, PMOS 트랜지스터(P60)를 턴온시켜 노드(c)를 하이레벨로 풀업구동한다. 하이레벨의 노드(c)의 신호는 래치(620)를 통해 앤드게이트(AND60)의 일단에 입력되고, 앤드게이트(AND60)는 클럭 신호(CLK)에 관계없이 로우레벨의 내부 클럭신호(ICLK)를 생성한다. 이와 같이, 토글링 되지 않고 일정한 로우레벨을 갖는 내부 클럭신호(ICLK)를 입력받은 라이트 레이턴시 제어부(62)의 동작은 중단되어, 프리차지 시 전류가 소모되는 것을 방지한다.After the write operation is completed, the precharge signal Pbank <0: 7> becomes low level according to an external precharge command (Precharge), or the write operation according to the auto precharge accompanying write command (WTA) ends. After the precharge signal Acpgbbank <0: 7> is enabled at a low level, the logic unit 600 outputs a low level to turn on the PMOS transistor P60 to pull up the node c to a high level. Drive. The signal of the node c of the high level is input to one end of the AND gate AND60 through the latch 620, and the AND gate AND60 is the low level internal clock signal ICLK regardless of the clock signal CLK. Create As such, the operation of the write latency controller 62 which receives the internal clock signal ICLK having a constant low level without being toggled is stopped, thereby preventing current from being consumed during precharging.

상기에서 본 발명에 따른 라이트 레이턴시 제어회로는 비록 라이트 신호를 발생시키는데 사용되는 것을 예로 들어 설명했지만, 클럭신호의 토글링에 따른 전류소모를 막기 위한 다양한 회로에 널리 사용될 수 있다.Although the light latency control circuit according to the present invention has been described using an example to generate a write signal, it can be widely used in various circuits to prevent current consumption due to toggling of the clock signal.

이상 설명한 바와 같이, 본 발명에 따른 레이턴시 제어회로는 라이트 명령에 따라 뱅크가 선택된 후 라이트 동작이 종료되는 구간 동안만 토글링되는 내부클럭신호를 이용하여 라이트 레이턴시를 제어함으로써, 클럭신호의 토글링에 따른 전류소모를 감소시킬 수 있는 효과가 있다.As described above, the latency control circuit according to the present invention controls the write latency by using an internal clock signal that is toggled only during a period in which a write operation is terminated after a bank is selected according to the write command, thereby toggling the clock signal. There is an effect that can reduce the current consumption.

Claims (11)

뱅크선택신호에 응답하여 클럭신호로부터 내부클럭신호를 생성하고, 프리차지신호에 응답하여 상기 내부클럭신호를 디스에이블시키는 클럭신호생성부; 및A clock signal generator configured to generate an internal clock signal from a clock signal in response to a bank selection signal, and to disable the internal clock signal in response to a precharge signal; And 상기 내부클럭신호를 입력받아, 라이트 레이턴시 신호에 응답하여 뱅크별로 구분된 라이트신호를 생성하는 라이트 레이턴시 제어부를 포함하는 라이트 레이턴시 제어회로.And a light latency controller configured to receive the internal clock signal and generate light signals divided by banks in response to a light latency signal. 제1항에 있어서, 상기 클럭신호생성부는 뱅크선택신호의 인에이블 시점부터 상기 프리차지신호의 인에이블 시점까지 상기 클럭신호를 상기 내부클럭신호로 출력하는 것을 특징으로 하는 라이트 레이턴시 제어회로.The write latency control circuit of claim 1, wherein the clock signal generation unit outputs the clock signal as the internal clock signal from an enable point of a bank selection signal to an enable point of the precharge signal. 제1항에 있어서, 상기 클럭신호생성부는The method of claim 1, wherein the clock signal generation unit 상기 프리차지신호에 응답하여 제1노드를 풀업구동하는 풀업소자와, 뱅크선택신호에 응답하여 상기 제1노드를 풀다운구동하는 풀다운소자를 포함하는 구동부; 및A driver including a pull-up device configured to pull up the first node in response to the precharge signal, and a pull-down device configured to pull down the first node in response to a bank selection signal; And 상기 제1노드의 신호에 응답하여 상기 클럭신호를 상기 내부클럭신호로 전달하는 전달소자를 포함하는 라이트 레이턴시 제어회로.And a transfer device configured to transfer the clock signal to the internal clock signal in response to the signal of the first node. 제1항에 있어서, 상기 프리차지신호는 프리차지명령에 의해 인에이블되는 신호인 것을 특징으로 하는 라이트 레이턴시 제어회로.The write latency control circuit of claim 1, wherein the precharge signal is a signal enabled by a precharge command. 제1항에 있어서, 상기 프리차지신호는 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 라이트 레이턴시 제어회로.The light latency control circuit of claim 1, wherein the precharge signal is enabled upon completion of a write operation according to an auto precharge-associated write command. 제3항에 있어서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 라이트 레이턴시 제어회로.4. The write latency control circuit according to claim 3, wherein the pull-up element is a PMOS transistor and the pull-down element is an NMOS transistor. 제3항에 있어서, 상기 전달소자는 상기 제1노드의 신호와 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 내부클럭신호를 생성하는 라이트 레이턴시 제어회로.The write latency control circuit of claim 3, wherein the transfer device receives the signal of the first node and the clock signal to perform a logic operation to generate the internal clock signal. 제1항에 있어서, 상기 클럭신호생성부는The method of claim 1, wherein the clock signal generation unit 제1 프리차지신호와 제2 프리차지신호를 입력받아 논리연산을 수행하는 논리소자와, 상기 논리소자의 출력신호에 응답하여 제1노드를 풀업구동하는 풀업소자와, 뱅크선택신호에 응답하여 상기 제1노드를 풀다운구동하는 풀다운소자를 포함하는 구동부; 및A logic element configured to receive a first precharge signal and a second precharge signal and perform a logic operation; a pull-up element configured to pull up a first node in response to an output signal of the logic element; A driver including a pull-down element for driving the first node down; And 상기 제1노드의 신호에 응답하여 상기 클럭신호를 상기 내부클럭신호로 전달하는 전달소자를 포함하는 라이트 레이턴시 제어회로.And a transfer device configured to transfer the clock signal to the internal clock signal in response to the signal of the first node. 제8항에 있어서, 상기 제1 프리차지신호는 프리차지 커맨드에 의해 인에이블되는 신호이고, 상기 제2 프리차지신호는 오토프리차지 수반 라이트 명령에 따른 라이트 동작의 종료에 따라 인에이블되는 라이트 레이턴시 제어회로.10. The write latency of claim 8, wherein the first precharge signal is a signal enabled by a precharge command, and the second precharge signal is enabled when the write operation according to an auto precharge accompanying write command is terminated. Control circuit. 제8항에 있어서, 상기 풀업소자는 PMOS 트랜지스터이고, 상기 풀다운소자는 NMOS 트랜지스터인 것을 특징으로 하는 라이트 레이턴시 제어회로.The light latency control circuit of claim 8, wherein the pull-up element is a PMOS transistor, and the pull-down element is an NMOS transistor. 제8항에 있어서, 상기 전달소자는 상기 제1노드의 신호와 상기 클럭신호를 입력받아 논리연산을 수행하여 상기 내부클럭신호를 생성하는 라이트 레이턴시 제어회로.The write latency control circuit of claim 8, wherein the transfer device receives the signal of the first node and the clock signal to perform a logic operation to generate the internal clock signal.
KR1020060138798A 2006-12-29 2006-12-29 Write Latency Control Circuit KR100854458B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060138798A KR100854458B1 (en) 2006-12-29 2006-12-29 Write Latency Control Circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060138798A KR100854458B1 (en) 2006-12-29 2006-12-29 Write Latency Control Circuit

Publications (2)

Publication Number Publication Date
KR20080062717A KR20080062717A (en) 2008-07-03
KR100854458B1 true KR100854458B1 (en) 2008-08-27

Family

ID=39814805

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060138798A KR100854458B1 (en) 2006-12-29 2006-12-29 Write Latency Control Circuit

Country Status (1)

Country Link
KR (1) KR100854458B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045402A (en) * 1998-12-30 2000-07-15 김영환 Latency circuit of write command and control method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000045402A (en) * 1998-12-30 2000-07-15 김영환 Latency circuit of write command and control method thereof

Also Published As

Publication number Publication date
KR20080062717A (en) 2008-07-03

Similar Documents

Publication Publication Date Title
KR101020284B1 (en) Initialization circuit and bank active circuit using the same
US7471578B2 (en) Internal voltage generation control circuit and internal voltage generation circuit using the same
US6055194A (en) Method and apparatus for controlling column select lines in a synchronous memory device
KR100920843B1 (en) Auto refresh operation control circuit of semiconductor memory apparatus
US8358161B2 (en) Buffer enable signal generating circuit and input circuit using the same
US6987699B2 (en) Clock driver in semiconductor memory device
US8649232B2 (en) Internal voltage generation circuit and semiconductor integrated circuit
US6930952B2 (en) Method of reading memory device in page mode and row decoder control circuit using the same
US7158427B2 (en) Semiconductor memory device
US7525857B2 (en) Input/output line precharge circuit and semiconductor memory device including input/output line precharge circuit
JP3992901B2 (en) Synchronous DRAM semiconductor device having write interrupt write function
US8493803B2 (en) Auto-precharge signal generator
KR100854458B1 (en) Write Latency Control Circuit
US7130232B2 (en) Integrated circuit devices having multiple precharge circuits and methods of operating the same
KR100968150B1 (en) Clock Control Circuit and Semiconductor Memory Device using the same
KR100636676B1 (en) Internal Voltage Generating Control Circuit and Internal Voltage Generating Circuit
US7652933B2 (en) Voltage generating circuit of semiconductor memory apparatus capable of reducing power consumption
US7800966B2 (en) Precharge control circuit
KR20220032898A (en) Elecronic device for controlling the power supply
KR100536598B1 (en) Semiconductor memory device with selecting clock enable time
KR100924017B1 (en) Auto precharge circuit and method for auto precharge
KR100668830B1 (en) Column address controller for memory device
US7952393B2 (en) Semiconductor memory device
KR20010104901A (en) Synchronous integrated circuit memory device capable of reducing a data output time
KR100196330B1 (en) A synchronous semiconductor memory device and a method of driving the column decoder thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee