KR100842751B1 - Method of optical proximity correction on dual polysilicon gates - Google Patents
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Abstract
Description
도 1은 종래의 듀얼폴리실리콘 게이트(dual polysilicon gates) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a conventional method for forming dual polysilicon gates.
도 2는 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트에 대한 광근접효과 보정(OPC) 방법을 설명하기 위해서 개략적으로 제시한 공정 흐름도이다. FIG. 2 is a flowchart schematically showing an optical proximity effect correction (OPC) method for a dual polysilicon gate according to an exemplary embodiment of the present invention.
도 3은 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트의 원본 레이아웃을 설명하기 위해서 개략적으로 제시한 도면이다. 3 is a schematic diagram for explaining an original layout of a dual polysilicon gate according to an embodiment of the present invention.
도 4 및 도 5는 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트에 대한 식각 바이어스(etch bias)를 측정한 결과 그래프들이다. 4 and 5 are graphs of the results of measuring the etch bias for the dual polysilicon gate according to the embodiment of the present invention.
도 6은 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트의 원본 레이아웃에 식각 바이어스를 반영한 결과 레이아웃을 제시한 도면이다. FIG. 6 is a view showing a result layout in which an etching bias is reflected in an original layout of a dual polysilicon gate according to an exemplary embodiment of the present invention.
도 7은 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트에 대한 광근접효과 보정 방법의 효과를 설명하기 위해서 제시한 단면도이다. 7 is a cross-sectional view for explaining the effect of the optical proximity effect correction method for a dual polysilicon gate according to an embodiment of the present invention.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 듀얼폴리실리콘 게이트(dual polysilicon gates)에 대한 광근접효과 보정(OPC: Optical Proximity Correction) 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device fabrication, and in particular, to an optical proximity correction (OPC) method for dual polysilicon gates.
반도체 소자의 집적도가 증가함에 따라 디자인 룰(design rule)의 축소가 급격히 이루어지고 있다. 이에 따라, 패턴 형성을 위한 리소그래피(lithography) 과정에서 해상력 제약에 의해, 패턴을 전사(transfer) 중에 왜곡(distortion) 현상이 극심해지고 있다. 따라서, 리소그래피 과정의 제약을 극복하는 방법으로 광 근접 효과를 보정(OPC)하는 기술과 같은 해상력을 증가시켜 하는 기술(RET; Resolution Enhancement Technology)들이 제시되고 있다.As the degree of integration of semiconductor devices increases, the reduction of design rules is rapidly occurring. Accordingly, the distortion phenomenon during the transfer of the pattern is severed due to the limitation of the resolution in the lithography process for forming the pattern. Accordingly, resolution enhancement techniques (RET) have been proposed to increase resolution, such as a technique for correcting optical proximity effects (OPC) as a method of overcoming the limitations of the lithography process.
이러한 OPC 방법은 설계된 패턴 레이아웃(layout)을 OPC 수정하고, OPC에 의해 변형된 설계 패턴 레이아웃이 실제 웨이퍼 상에 어떻게 구현될지를 시뮬레이션 모델(simulation model)을 이용하여 확인 및 재보정하는 과정을 포함하여 수행되고 있다. 시뮬레이션 모델은 설계된 패턴 레이아웃이 웨이퍼 상으로 전사되어 구현되는 과정을 묘사하는 수식을 포함하여 모델링(modeling)되고 있다. This OPC method includes performing a process of OPC modification of a designed pattern layout, and using a simulation model to identify and recalibrate how a design pattern layout modified by OPC will be implemented on an actual wafer. It is becoming. Simulation models are modeled, including formulas describing how the designed pattern layout is transferred onto a wafer and implemented.
한편, 반도체 소자의 성능 개선을 위해 디램(DRAM) 메모리 소자를 구성하는 트랜지스터(transistor)의 게이트를, 트랜지스터의 모스(MOS) 특성에 따라 달리 적용하는 듀얼폴리실리콘 게이트가 채용되고 있다. 즉, 엔모스(NMOS) 트랜지스터에 N형 도펀트(dopant)가 도핑된 N형 폴리실리콘 게이트가 적용되고, 피모스(PMOS) 트랜지스터에 P형 도펀트가 도핑된 P형 폴리실리콘 게이트가 적용되고 있다. Meanwhile, in order to improve performance of a semiconductor device, a dual polysilicon gate is adopted in which a gate of a transistor constituting a DRAM memory device is applied differently according to MOS characteristics of the transistor. That is, an N-type polysilicon gate doped with an N-type dopant is applied to an NMOS transistor, and a P-type polysilicon gate doped with a P-type dopant is applied to a PMOS transistor.
그런데, 이러한 듀얼폴리실리콘 게이트를 형성하는 과정에서, 동일한 선 폭(CD: Critical Dimension) 크기 및 설계 규칙(duty)이 적용된 게이트들 간에 서로 다른 선폭 차이가 발생될 수 있다. 이러한 게이트들 간의 선폭 차이는 엔모스(NMOS)를 위한 N형 폴리실리콘 게이트와 P형 폴리실리콘 게이트 사이에 식각 바이어스(bias) 차이가 서로 달리 유발됨에 따라 발생될 수 있다. 그런데, 이러한 듀얼폴리실리콘 게이트를 형성하는 과정에 설계된 게이트 레이아웃(layout)에 대해 OPC 과정이 적용하더라도, 서로 다른 형태의 모스 트랜지스터들에 대해 구별이 불분명하여, 서로 다른 형태의 모스 트랜지스터들에 대해 구분하여 모델 시뮬레이션(model simulation)하기 어렵다. However, in the process of forming the dual polysilicon gate, different line width differences may occur between gates to which the same critical dimension (CD) size and design duty are applied. The line width difference between the gates may be generated as a difference in etching bias is caused between the N-type polysilicon gate and the P-type polysilicon gate for NMOS. However, even if the OPC process is applied to the gate layout designed in the process of forming the dual polysilicon gate, the distinction is not clear for the different types of MOS transistors, and thus the distinction is made for the different types of MOS transistors. This makes model simulation difficult.
도 1은 종래의 듀얼폴리실리콘 게이트(dual polysilicon gates) 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도이다. 1 is a cross-sectional view schematically illustrating a conventional method for forming dual polysilicon gates.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 유전층(20)을 형성하고, 게이트 유전막(20) 상에 PMOS를 위한 제1게이트(31) 및 NMOS를 위한 제2게이트(33)를 형성한다. 이때, 제1 및 제2게이트(31, 33)를 위한 게이트 레이아웃(gate layout)을 설계하고 OPC한 후, 게이트를 위한 층 상에 도포된 포토레지스트(photoresist)의 층에 패턴 전사를 수행하여 포토레지스트 패턴(41, 43)을 형성한다. Referring to FIG. 1, a gate
이때, 게이트 레이아웃 상에서는 실질적으로 제1 및 제2게이트(31, 33)의 선폭이 대등한 선폭 및 규칙으로 설계될 경우, 노광 및 현상 과정 등을 포함하는 패턴 전사 과정에 의해서 형성되는 PMOS를 위한 제1게이트(31)를 위해 형성되는 제1포토레지스트 패턴(41)과, NMOS를 위한 제2게이트(33)를 위한 제2포토레지스트 패턴(43)은 실질적으로 대등한 선폭(d1)을 가지게 형성된다. 설계된 게이트 레이아웃 에 대한 OPC는 트랜지스터의 형태 종류를 구분하여 수행하기 어려우므로, 실질적으로 MOS 형태의 구분없이 게이트에 대해 동일한 선폭(d1)을 유도하게 조절된다. 따라서, 형성되는 제1 및 제2포토레지스트 패턴(41, 43)은 대등한 선폭(d1)을 가지게 조절될 수 있다. In this case, when the line widths of the first and
그런데, 대등한 선폭(d1)을 가짐에도 불구하고, 제1 및 제2포토레지스트 패턴(41, 43)을 식각 마스크(etch mask)로 이용한 식각 과정에 의해 패터닝되는 제1 및 제2게이트(31, 33)는 서로 다른 선폭(d2, d3)을 가질 수 있다. 이는 식각 과정에서 수반되는 식각 바이어스(etch bias)가, N형 도펀트가 도핑(doping)된 폴리실리콘과 P형 도펀트가 도핑된 폴리실리콘에서 각각 다르게 나타나는 데 기인한다. 식각 바이어스는 실질적으로 현상 후 패턴 선폭, 즉, 포토레지스트 패턴(41, 43)의 선폭(d1)과 식각 후 패턴 선폭, 즉, 제1게이트(31)의 선폭(d2) 또는 제2게이트(33)의 선폭(d3)의 차이로 구해질 수 있다. However, the first and
이와 같이, 듀얼폴리실리콘 게이트에서 식각 바이어스가 MOS 형태에 따라 달라지므로, OPC를 통해 포토레지스트 패턴(41, 43)의 선폭을 균일하게 조절 또는 제어함에도 불구하고, 실제 게이트 패턴(31, 33)의 선폭은 설계된 원본 레이아웃의 선폭에 대해 차이를 가지게 될 수 있다. 따라서, 서로 다른 MOS 트랜지스터에 따라 게이트 선폭이 달라지는 것을 고려하여 이러한 차이 발생을 억제하고, 이와 함께 OPC를 수행하여 패턴 전사의 정확도를 보다 개선시킬 수 있는 방법의 개발이 요구되고 있다. As described above, since the etching bias in the dual polysilicon gate varies depending on the MOS type, the
본 발명이 이루고자 하는 기술적 과제는, 서로 다른 형태의 모스(MOS) 트랜지스터에 따라 게이트 선폭에 차이가 발생하는 것을 억제하는 듀얼폴리실리콘 게이트에 대한 광근접효과 보정 방법을 제시한다. The technical problem to be achieved by the present invention is to provide a method of correcting the optical proximity effect for a dual polysilicon gate that suppresses the difference in gate line width according to different types of MOS transistors.
상기 기술 과제를 위한 본 발명의 일 관점은, 피모스(PMOS) 트랜지스터를 위한 제1게이트 및 엔모스(NMOS) 트랜지스터를 위한 제2게이트의 레이아웃을 설계하는 단계, 상기 제1 및 제2게이트 별로 달리 수반되는 식각 바이어스(etch bias)를 보상하게 상기 제1 및 제2게이트 각각의 선폭(CD) 크기를 달리 재조정하는 단계, 및 상기 선폭 크기가 재조정된 제1 및 제2게이트의 레이아웃에 대해 광근접효과 보정(OPC)하는 단계를 포함하는 듀얼폴리실리콘 게이트에 대한 광근접효과 보정 방법을 제시한다. One aspect of the present invention for the above technical problem is the step of designing the layout of the first gate for the PMOS transistor and the second gate for the NMOS transistor, each of the first and second gate Different readjustment of the linewidth (CD) size of each of the first and second gates to compensate for the otherwise accompanying etch bias, and the layout of the first and second gates of which the linewidths have been resized An optical proximity effect correction method for a dual polysilicon gate is provided.
상기 선폭 크기를 재조정하는 단계는, 상기 제1게이트의 선폭 크기 조정폭 보다 상기 제2게이트의 선폭 크기 조정폭이 크게 상기 선폭이 각각 확장되게 재조정하는 단계를 포함할 수 있다. The resizing of the line width may include adjusting the line widths so that the line widths of the second gate are larger than the line widths of the first gate.
상기 선폭 크기를 재조정하는 단계는, 피모스(PMOS) 트랜지스터를 위한 시험 제1게이트들에 대한 식각 시 수반되는 식각 바이어스들을 상기 시험 제1게이트들의 선폭 크기에 따라 측정하는 단계, 엔모스(NMOS) 트랜지스터를 위한 시험 제2게이트들에 대한 식각 시 수반되는 식각 바이어스들을 상기 시험 제1게이트들의 선폭 크기에 따라 측정하는 단계, 상기 피모스(PMOS) 트랜지스터를 위한 제1게이트 및 상기 엔모스(NMOS) 트랜지스터를 위한 제2게이트의 선폭 크기들에 해당되는 각각의 식각 바이어스들을 상기 측정치들로부터 추출하는 단계, 상기 추출된 식각 바이어스들을 보상할 선폭 조정폭들을 추출하는 단계, 및 상기 추출된 선폭 조정폭들을 상기 제1 및 제2게이트의 레이아웃에 부가하여 선폭을 확장시키는 단계를 포함할 수 있다. Resizing the line width may include measuring etch biases involved in etching the test first gates for the PMOS transistor according to the line width size of the test first gates. Measuring etch biases involved in etching the test second gates for the transistor according to the line width of the test first gates, the first gate and the NMOS for the PMOS transistor Extracting respective etch biases corresponding to the linewidth sizes of the second gate for the transistor from the measurements, extracting linewidth adjustment widths to compensate for the extracted etch biases, and extracting the extracted linewidth adjustment widths from the measurements; And expanding the line width in addition to the layout of the first and second gates.
본 발명에 따르면, 서로 다른 형태의 모스(MOS) 트랜지스터에 따라 게이트 선폭에 차이가 발생하는 것을 억제하며 원본 게이트 레이아웃에 대한 광근접효과 보정(OPC)을 수행할 수 있어, 듀얼폴리실리콘 게이트들에 대한 선폭 제어가 보다 유효하게 이루질 수 있는 광근접효과 보정 방법을 제시한다. According to the present invention, it is possible to suppress the difference in the gate line widths according to different types of MOS transistors and to perform optical proximity effect correction (OPC) on the original gate layout, thereby providing dual polysilicon gates. This paper proposes a method for correcting optical proximity effects, which can achieve more effective linewidth control.
본 발명의 실시예에서는, PMOS 트랜지스터를 위한 제1게이트 및 NMOS 트랜지스터를 위한 제2게이트의 목표 원본 레이아웃(target original layout)을 설계한 후, 실제 웨이퍼 상에서 수행되는 식각 과정의 식각 바이어스(etch bias)를 고려하여, 레이아웃의 선폭의 크기를 재조정(resizing)한다. 이후에, OPC 모델(model)을 이용하여 자동 OPC를 수행하여 종류가 다른 MOS들에 각각 적용되는 게이트들의 선폭을 정확하게 제어하는 기술을 제시한다. 식각 바이어스를 고려하여 게이트들의 레이아웃의 선폭의 크기를 미리 재조정, 즉, 확대시켜, 웨이퍼 상에서 수행되는 포토레지스트 패턴의 현상 후 선폭(CD) 목표를 보다 크게 설정한 후, 이러한 선폭 목표에 적합하게 OPC를 수행함으로써, 실제 식각 후의 선폭(CD) 크기가 설계 시 목표로 하는 목표 선폭에 부합되게 유도할 수 있다. In an embodiment of the present invention, after designing a target original layout of a first gate for a PMOS transistor and a second gate for an NMOS transistor, an etch bias of an etching process performed on an actual wafer. In consideration of this, the size of the line width of the layout is resized. Subsequently, an automatic OPC is performed using an OPC model to present a technique for precisely controlling line widths of gates applied to different types of MOSs. In consideration of the etching bias, the size of the line width of the layout of the gates is readjusted, that is, enlarged in advance, so that the post-development (CD) target of the photoresist pattern performed on the wafer is set larger, and then the OPC is suited to this line width target. By performing, the size of the line width (CD) after the actual etching can be derived to match the target line width targeted in the design.
도 2는 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트에 대한 광근접효과 보정(OPC) 방법을 설명하기 위해서 개략적으로 제시한 공정 흐름도이다. 도 3 내지 도 7은 본 발명의 실시예에 따른 듀얼폴리실리콘 게이트에 대한 광근접효과 보정(OPC) 방법을 설명하기 위해서 개략적으로 제시한 도면들이다. FIG. 2 is a flowchart schematically showing an optical proximity effect correction (OPC) method for a dual polysilicon gate according to an exemplary embodiment of the present invention. 3 to 7 are schematic views illustrating an optical proximity effect correction (OPC) method for a dual polysilicon gate according to an exemplary embodiment of the present invention.
도 2를 참조하면, 본 발명의 실시예에 따른 광근접효과 보정(OPC) 방법은, 도 3에 제시된 듀얼폴리실리콘 게이트(310, 330)의 원본 레이아웃과 같이, 피모스(PMOS) 트랜지스터를 위한 제1게이트(310) 및 엔모스(NMOS) 트랜지스터를 위한 제2게이트(330)의 레이아웃을 설계한다(도 2의 201). 이때, 제1게이트(310)는 제1목표 선폭(301)을 가지게 설정되고, 제2게이트(330)는 제2목표 선폭(303)을 가지게 설정될 수 있다. 제1 및 제2목표 선폭(301, 303)은 동일한 크기로 설정될 수 있으나, 경우에 따라 다른 크기로 설정될 수 있다. Referring to FIG. 2, an optical proximity effect correction (OPC) method according to an embodiment of the present invention, as in the original layout of the
설계된 레이아웃에 대해 디자인 룰 체크(DRC: Design Rule Check)를 수행하여, 디자인 룰에 레이아웃이 부합(OK)되는 지 혹은 부합되지 않는 지(NG: Not Good)를 판단한다. 디자인 룰에 레이아웃에 부합될 경우, 레이아웃에 대해 OPC를 수행하게 된다. 이러한 OPC 수행 이전에 레이아웃에 식각 바이어스를 보상하도록 제1 및 제2게이트(310, 330)의 선폭(CD) 크기를 재조정하는 과정을 수행한다(도 1의 204). A Design Rule Check (DRC) is performed on the designed layout to determine whether the layout matches the design rule (OK) or not good (NG). If the design rule matches the layout, OPC is performed on the layout. Before the OPC is performed, a process of resizing the line width CD of the first and
이러한 선폭 크기를 재조정하기 위해서, 우선적으로 식각 바이어스를 확인한다(도 2의 203). 구체적으로, 피모스(PMOS) 트랜지스터를 위한 다양한 선폭 크기의 시험 제1게이트들의 레이아웃을 시험 웨이퍼 상으로 전사하여 제1시험 포토레지스트 패턴을 노광 및 현상하여 형성하고, 포토레지스트 패턴을 식각 마스크(etch mask)로 이용하여 식각을 수행하여 제1시험 게이트들을 형성한다. 제1시험 포토레 지스트 패턴의 선폭 및 식각에 의해 형성된 제1시험 게이트의 선폭을 측정하고, 측정된 결과로부터 제1시험 포토레지스트 패턴의 선폭에 대한 식각에 의해 형성된 제1시험 게이트의 선폭의 차이를 제1식각 바이어스로 측정한다. 측정된 결과는 도 4에 제시된 그래프에 제시된 바와 같은 경향의 분포로 제시될 수 있다. In order to readjust this line width, an etching bias is first checked (203 of FIG. 2). Specifically, the layout of the test first gates of various line widths for the PMOS transistor is transferred onto the test wafer to expose and develop the first test photoresist pattern, and the photoresist pattern is etched. The first test gates are formed by etching using a mask). The line width of the first test gate formed by the line width and the etching of the first test photoresist pattern is measured, and the difference in the line width of the first test gate formed by the etching with respect to the line width of the first test photoresist pattern from the measured result. Is measured by the first etching bias. The measured results can be presented as a distribution of trends as shown in the graph shown in FIG. 4.
또한, 엔모스(NMOS) 트랜지스터를 위한 다양한 선폭 크기의 시험 제2게이트들의 레이아웃을 시험 웨이퍼 상으로 전사하여 제2시험 포토레지스트 패턴을 노광 및 현상하여 형성하고, 포토레지스트 패턴을 식각 마스크(etch mask)로 이용하여 식각을 수행하여 제2시험 게이트들을 형성한다. 제2시험 포토레지스트 패턴의 선폭 및 식각에 의해 형성된 제2시험 게이트의 선폭을 측정하고, 측정된 결과로부터 제2시험 포토레지스트 패턴의 선폭에 대한 식각에 의해 형성된 제2시험 게이트의 선폭의 차이를 제2식각 바이어스로 측정한다. 측정된 결과는 도 5에 제시된 그래프에 제시된 바와 같은 경향의 분포로 제시될 수 있다. In addition, the layout of the test second gates of various line widths for the NMOS transistor is transferred onto the test wafer to expose and develop the second test photoresist pattern, and the photoresist pattern is etch mask. Etching to form second test gates. The line width of the second test gate formed by the line width and the etching of the second test photoresist pattern is measured, and from the measured results, the difference in the line width of the second test gate formed by the etching with respect to the line width of the second test photoresist pattern is determined. Measured by the second etching bias. The measured results can be presented as a distribution of trends as shown in the graph shown in FIG. 5.
도 4 및 도 5를 참조하면, 식각 바이어스들은 포토레지스트 패턴의 선폭에 비해 실제 식각된 게이트의 선폭이 축소되므로, 음의 값을 가지는 수치로 추출될 수 있다. 이때, NMOS를 위한 제2식각 바이어스 값이 PMOS를 위한 제1식각 바이어스값 보다 더 큰 크기로 더 축소되는 경향을 보인다. 예컨대, 제1식각 바이어스 보다 제2식각 바이어스가 평균적으로 대략 7㎚ 정도 더 음의 값으로 큰 경향을 보인다. 이러한 식각 바이어스들의 차이에 의해서 식각 바이어스를 고려하지 않은 OPC 결과는 실제 웨이퍼 상에 식각에 의해 형성된 게이트의 실제 선폭과 차이가 발생하게 된다. 4 and 5, since the line widths of the etched gates are reduced compared to the line widths of the photoresist patterns, the etching biases may be extracted as negative values. At this time, the second etching bias value for the NMOS tends to be further reduced to a larger size than the first etching bias value for the PMOS. For example, the second etching bias tends to have a negative value about 7 nm more on average than the first etching bias. Due to the difference in the etching bias, the OPC result without considering the etching bias may be different from the actual line width of the gate formed by etching on the actual wafer.
이러한 식각 바이어스에 의한 OPC 결과의 벗어남을 보상하기 위해서, 본 발명의 실시예에서는, 제1 및 제2게이트(도 3의 310, 330)의 선폭(CD) 크기를 재조정하는 과정을 수행한다(도 1의 204). 이러한 선폭 재조정 과정은, 도 4 및 도 5에 제시된 측정된 식각 바이어스들의 결과 측정치에서 해당되는 제1 및 제2게이트(310, 330)의 선폭(CD)에 해당되는 식각 바이어스들을 확인하여 추출한다(도 2의 204). 이후에, 추출된 식각 바이어스들을 보상할 선폭 조정폭들을 추출한 후, 도 6에 제시된 바와 같이, 추출된 선폭 조정폭들(313, 333)을 제1 및 제2게이트(310, 330)의 레이아웃에 부가하여 선폭을 확장시키게 선폭 크기를 재조정한다(도 1의 204).In order to compensate for the deviation of the OPC result due to the etching bias, in the embodiment of the present invention, the process of re-adjusting the line width (CD) size of the first and second gates (310, 330 of FIG. 3) (Fig. 1, 204). The line width readjustment process may identify and extract the etch biases corresponding to the line widths CD of the first and
예컨대, 평균적으로 NMOS의 경우 대략 게이트에 대한 식각 바이어스가, 도 5에 제시된 측정치들로부터 대략 -17.9㎚로 측정되고 있으며, PMOS의 경우 대략 식각 바이어스가, 도 4에 제시된 측정치들로부터 대략 -10.7㎚로 측정되고 있다. 따라서, 제1게이트(310)에 부가될 제1선폭 조정폭(313)은 제2선폭 조정폭(333)에 비해 평균적으로 7㎚ 정도 작은 값으로 설정될 수 있다. 예컨대, 제1게이트(310)가 대략 170㎚ 선폭(CD)으로 목표 설계된 경우, 해당되는 식각 바이어스인 대략 -10㎚를 보상하도록, 양방향으로 각각 대략 5㎚로 제1선폭 조정폭(313)이 주어질 수 있고, 제2게이트(330)가 대략 170㎚ 선폭으로 목표 설계된 경우, 해당되는 식각 바이어스인 대략 -18㎚를 보상하도록, 양방향으로 각각 9㎚로 제2선폭 조정폭(333)이 주어질 수 있다. For example, on average, the etch bias for the gate is approximately -17.9 nm from the measurements presented in FIG. 5 for NMOS, and the etch bias is approximately -10.7 nm from the measurements shown in FIG. 4 for PMOS. It is measured by. Accordingly, the first line
도 6에 제시된 바와 같이 식각 바이어스를 고려하여 PMOS 및 NMOS를 위한 제 1 및 제2게이트(310, 330) 각각에 제1 및 제2선폭 조정폭(313, 333)을 적용하여, 선폭이 확장되도록 선폭 재조정된 제1게이트(311) 및 제2게이트(331)의 레이아웃을 얻는다. 이러한 선폭 재조정된 제1 및 제2게이트(311, 331)의 레이아웃을 컴퓨터(computer) 등과 같은 연산 장비에서 연산 가능한 데이터(data), 예컨대, GDS 데이터로 변환한 후, 이러한 제1 및 제2게이트(311, 331)의 레이아웃 데이터를 이용하여 OPC를 수행한다(도 2의 206).As shown in FIG. 6, the first and second line
이러한 OPC 과정은 패턴 전사 과정, 예컨대, 포토레지스트의 노광 및 현상 과정을 시뮬레이션(simulation)한 모델(model)을 이용하여 수행될 수 있다. 이를 위해, 먼저, 시뮬레이션 모델을 확인하여, 실제 사용될 노광 및 현상 과정에 대한 조건에 대해 시뮬레이션 모델이 부합되도록 캘리브레이션(calibration)한다(도 2의 205). 이후에, 캘리브레이션을 통해 확인된 모델에 제1 및 제2게이트(311, 331)의 레이아웃 데이터를 입력하여 시뮬레이션하고, 이러한 시뮬레이션 결과를 이용하여 레이아웃에 대한 OPC를 수행한다. The OPC process may be performed using a model that simulates a pattern transfer process, for example, a photoresist exposure and development process. To this end, first, the simulation model is identified and calibrated so that the simulation model is matched to the conditions for the exposure and development process to be used in practice (205 of FIG. 2). Subsequently, layout data of the first and
이와 같은 OPC가 수행된 결과 레이아웃에 대해서, 다시 디자인 룰에 대한 체크, 즉, OPC후 룰 체크(ORC)를 수행하여, OPC된 레이아웃이 디자인 룰에 부합되는 지 여부를 확인한다(도 2의 207). 이후에, OPC된 레이아웃을 이용하여 포토마스크(photomask)를 제작하고, 제작된 포토마스크를 이용하여 포토레지스트층에 대한 노광 및 현상 과정을 수행한다. 이에 따라, 도 7에 제시된 바와 같이, 반도체 기판(710) 상에 PMOS 트랜지스터를 위한 제1포토레지스트 패턴(741) 및 NMOS 트랜지스터를 위한 제2포토레지스트 패턴(743)을 형성한다. 이러한 제1 및 제2포토레지스 트 패턴(741, 743)은 도 6에 제시된 바와 같이 선폭이 재조정된 제1 및 제2게이트(311, 331)의 레이아웃의 OPC 결과에 따라 형성되므로, 실질적으로 서로 다른 선폭(d4) 및 선폭(d5)을 가지게 형성될 수 있다. With respect to the resultant layout in which such OPC is performed, a check on the design rule, that is, a post-OPC rule check (ORC) is performed to confirm whether the OPC layout matches the design rule (207 of FIG. 2). ). Thereafter, a photomask is fabricated using the OPC layout, and the photoresist layer is exposed and developed using the fabricated photomask. Accordingly, as shown in FIG. 7, the
이후에, 제1 및 제2포토레지스트 패턴(도 7의 741, 743)을 식각 마스크로 하부의 게이트 유전층(710) 상에 형성된 게이트를 위한 층을 선택적으로 식각한다. 이에 따라, PMOS를 위한 제1게이트(731) 및 NMOS를 위한 제2게이트(733)가 패터닝된다. 이러한 식각 과정에서 제1게이트(731) 및 제2게이트(733)의 식각에 수반되는 식각 바이어스들은 도 4 및 도 5의 측정 결과에 제시된 바와 같이 서로 다르게 나타날 수 있다. 즉, 제1포토레지스트 패턴(741)의 선폭(d4)에 대해 제1게이트(731)의 선폭(d6)이 줄어드는 정도는 제2포토레지스트 패턴(743)의 선폭(d5)에 대해 제2게이트(733)의 선폭(d7)이 줄어드는 정도는 더 작을 수 있다. 그럼에도 불구하고, 이러한 식각 바이어스들의 차이는 OPC 과정 이전에 도 6에 제시된 바와 같이 선폭 재조정을 통해 반영되었으므로, 실제 형성되는 제1게이트(731) 및 제2게이트(733)의 선폭들(d6, d7)은 각각 목표한 선폭(CD)에 부합될 수 있다. 예컨대, 목표 레이아웃 설계시 제1 및 제2게이트(도 3의 310, 330)가 대등한 선폭(301, 303) 크기로 설정된 경우, 실제 형성되는 제2게이트(731, 733)의 선폭들(d6, d7)은 대등한 크기를 가지게 된다. Thereafter, the first and
이와 같이 본 발명의 실시예에서는 NMOS 및 PMOS를 위한 게이트들을 서로 다른 도펀트들이 도핑된 폴리실리콘층으로 형성하는 듀얼폴리실리콘 게이트 구조로 형성할 때, 식각 바이어스의 차이에 따라 실제 웨이퍼 상에 형성되는 게이트의 선 폭에 차이가 발생되는 것을 억제할 수 있다. 이에 따라, 보다 정확한 게이트 선폭 제어가 가능하다. As described above, in the exemplary embodiment of the present invention, when the gates for the NMOS and the PMOS are formed as a dual polysilicon gate structure in which different dopants are doped with a polysilicon layer, the gate is formed on the actual wafer according to the difference in the etching bias. The difference in line width can be suppressed. Thus, more accurate gate line width control is possible.
상술한 본 발명에 따르면, 듀얼폴리실리콘 게이트 구조를 채용할 때, 같은 크기 또는 규칙(duty)을 갖는 트랜지스터들의 게이트의 선폭을, MOS 종류에 상관없이 OPC를 통해 정확하게 제어할 수 있다. 이에 따라, 반도체 소자의 성능 개선을 구현할 수 있다. According to the present invention described above, when the dual polysilicon gate structure is adopted, the line width of the gates of transistors having the same size or duty can be accurately controlled through the OPC regardless of the MOS type. Accordingly, performance improvement of the semiconductor device can be realized.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되는 것으로 해석되어지지 않고, 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다. 본 발명은 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능한 것으로 이해될 수 있다. In the above, the present invention has been described in detail through specific examples, but the present invention is not to be construed as being limited thereto, but is interpreted as being provided to those skilled in the art to more fully describe the present invention. It is desirable to be. It is to be understood that the present invention may be modified or improved by those skilled in the art within the technical spirit of the present invention.
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KR1020070049355A KR100842751B1 (en) | 2007-05-21 | 2007-05-21 | Method of optical proximity correction on dual polysilicon gates |
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CN114114825A (en) * | 2022-01-27 | 2022-03-01 | 广东省大湾区集成电路与系统应用研究院 | Mask optimization method and transistor grid manufacturing process method |
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- 2007-05-21 KR KR1020070049355A patent/KR100842751B1/en not_active IP Right Cessation
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