[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100842494B1 - 반도체 소자의 정렬키 형성 방법 - Google Patents

반도체 소자의 정렬키 형성 방법 Download PDF

Info

Publication number
KR100842494B1
KR100842494B1 KR1020070062077A KR20070062077A KR100842494B1 KR 100842494 B1 KR100842494 B1 KR 100842494B1 KR 1020070062077 A KR1020070062077 A KR 1020070062077A KR 20070062077 A KR20070062077 A KR 20070062077A KR 100842494 B1 KR100842494 B1 KR 100842494B1
Authority
KR
South Korea
Prior art keywords
alignment key
forming
semiconductor device
deposited
metal material
Prior art date
Application number
KR1020070062077A
Other languages
English (en)
Inventor
김명수
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020070062077A priority Critical patent/KR100842494B1/ko
Priority to US12/137,669 priority patent/US20080318389A1/en
Priority to DE102008029193A priority patent/DE102008029193A1/de
Priority to JP2008166617A priority patent/JP2009004793A/ja
Priority to CN200810127809.5A priority patent/CN101335189A/zh
Application granted granted Critical
Publication of KR100842494B1 publication Critical patent/KR100842494B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/708—Mark formation
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F9/00—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically
    • G03F9/70—Registration or positioning of originals, masks, frames, photographic sheets or textured or patterned surfaces, e.g. automatically for microlithography
    • G03F9/7073—Alignment marks and their environment
    • G03F9/7084—Position of mark on substrate, i.e. position in (x, y, z) of mark, e.g. buried or resist covered mark, mark on rearside, at the substrate edge, in the circuit area, latent image mark, marks in plural levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 오버레이 측정을 위한 정렬키를 형성한다는 것으로, 이를 위하여 본 발명은, 층간 절연막을 패터닝하여 정렬키 형성용 홀을 형성하고, 그 상부에 금속 물질 증착 및 평탄화 공정을 수행하여 단차를 갖는 정렬키를 형성하는 종래 방법과는 달리, 반도체 기판 상에 층간 절연막 및 캡핑막을 형성한 후, 이를 패터닝하여 정렬키 형성용 홀을 형성하고, 그 상부에 금속 물질을 증착한 후 평탄화 공정을 수행하여 원하는 단차를 갖는 정렬키를 형성함으로써, 정렬키 형성 부분에서 발생하는 디싱 현상을 방지하여 원하는 단차의 정렬키를 형성할 수 있다.
정렬키(Alignment key), 화학적기계적연마법(CMP : Chemical Mechanical Polishing), 디싱(dishing) 현상

Description

반도체 소자의 정렬키 형성 방법{METHOD FOR SHAPING ALIGNMENT KEY OF A SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래 방법에 따라 반도체 소자의 제조 과정에서 정렬키를 형성하는 과정을 나타내는 공정 순서도,
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정에서 정렬키를 형성하는 과정을 나타내는 공정 순서도,
도 3은 본 발명에 따라 평탄화 공정 이후에 침식량을 나타낸 그래프,
도 4는 본 발명에 따라 평탄화 공정 후에 오버레이 측정 시 캡핑막의 형성 두께에 따른 정렬키의 광학 이미지를 나타낸 도면,
도 5는 본 발명에 따라 정렬키 형성 후에 리소그래피 공정에서 정렬키의 검출 신호를 나타낸 도면,
도 6은 본 발명에 따라 캡핑층의 두께에 따른 오버레이의 3 시그마값을 나타낸 그래프,
도 7은 본 발명에 따라 다수의 로트별 공정 진행 중에 캡핑막의 두께에 따라 오버레이의 3 시그마값이 감소함을 나타낸 그래프.
본 발명은 반도체 소자의 정렬키를 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 제조 과정에서 특정 패턴의 오버레이 측정을 위한 정렬키를 형성하는데 적합한 반도체 소자의 정렬키 형성 방법에 관한 것이다.
잘 알려진 바와 같이, 반도체 소자의 정렬키(Alignment key)는 이전 과정에서 형성되는 패턴과 이후 과정에서 형성되는 패턴이 소정 위치에 정확하게 형성되었는지 확인함과 동시에 웨이퍼 상의 정해진 위치에 마스크 패턴을 제대로 정렬시키기 위하여 형성되는 패턴이며, 이는 웨이퍼 내를 복수개의 다이(die)로 분리하는 스크라이브 라인(scribe line) 상에 형성된다. 즉, 반도체 기판 상에 형성되는 박막의 패터닝에 필요한 마스크의 수만큼의 정렬키가 각각의 박막층마다 스크라이브 라인(scribe line) 상에 형설될 수 있다.
한편, 반도체 소자의 고집적화에 따라 다층 배선의 소자가 요구되고 이러한 다층 배선의 소자를 구현하기 위해서는 금속 배선간 절연 물질, 금속 물질의 평탄화가 필수적으로 요구되며, 이러한 절연 물질 및 금속 물질의 증착 이후에 화학적기계적 연마(CMP : Chemical Mechanical Polishing) 공정의 반복 수행을 통해 다층 배선의 소자를 구현할 수 있다.
도 1a 내지 도 1d는 종래 방법에 따라 반도체 소자의 제조 과정에서 정렬키를 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 종래 방법에 따른 반도체 소자의 정렬키 형성 방법에 대해 설명한다.
도 1a를 참조하면, 반도체 기판(100)의 상부에 예를 들면, 산화막을 이용한 층간 절연막(102)을 증착하고, 그 상부에 소정의 포토레지스트 패턴(104)을 형성한다. 이러한 층간 절연막(102)은 하부 및 상부 금속 배선간 층간 절연막을 형성할 때 동시에 형성될 수 있고, 포토레지스트 패턴(104)은 콘택홀 형성을 위한 포토레지스트 패턴을 형성할 때 동시에 형성될 수 있다.
그리고, 포토레지스트 패턴(104)에 따라 층간 절연막(102)을 식각하여 반도체 기판(100)의 스크라이브 라인 상 정렬키가 형성될 영역에 도 1b에 도시한 바와 같이 정렬키 형성용 홀(A)을 형성한다. 이 후, 포토레지스트 패턴(104)은 일련의 애싱 공정을 통해 제거된다. 여기에서, 정렬키 형성용 홀(A)은 콘택 플러그 형성을 위한 콘택홀 형성 시 동시에 형성될 수 있다.
다음에, 도 1c에 도시한 바와 같이 정렬키 형성용 홀(A)이 형성된 반도체 기판(100) 상부 전면에 얇게 금속 물질(106)을 증착한다. 이 때, 금속 물질(106)은 예를 들면, 텅스텐(W) 등을 이용하여 물리적기상증착법(PVD : Physical vapor Deposition) 등을 통해 증착할 수 있으며, 콘택홀을 금속 물질로 매립할 때 동시에 증착할 수 있다.
이어서, 금속 물질(106)이 증착된 반도체 기판(100) 상부면에 대해 화학적기계적연마법(CMP : Chemical Mechanical Polishing)을 이용한 평탄화 공정을 수행하여 도 1d에 도시한 바와 같은 단차를 갖는 정렬키(106a)를 형성한다. 이러한 정렬키(106a)를 형성하는 공정은 콘택홀에 매립된 금속 물질의 상부면을 평탄화할 때 동시에 평탄화되어 수행될 수 있다.
한편, 반도체 소자의 오버레이를 측정하기 위해 형성된 정렬키는 포토리소그 래피 공정에서 검출하기 위해 최소한의 폭과 단차를 가지면서 형성되어야만 하는데, 도 1d에 도시한 바와 같이 종래에 반도체 소자의 금속 배선 형성 과정에서 정렬키를 형성할 경우 평탄화 공정 후에 층간 절연막과 금속 물질의 식각 선택비에 따라 정렬키 형성 영역에서 디싱(dishing) 현상이 발생하여 그 단차가 낮아지고, 이로 인해 특정 패턴의 오버레이 측정을 위한 정렬키 신호값의 검출이 어려워지기 때문에 정확한 패턴이 형성되어 있는지 확인하는데 문제점이 있었다.
따라서, 본 발명은 상술한 종래 기술을 해결하기 위한 것으로, 층간 절연막 위에 캡핑막을 증착하여 평탄화 이후에도 원하는 단차를 갖는 정렬키를 형성함으로써, 이러한 정렬키를 이용하여 오버레이 측정을 용이하게 수행할 수 있는 반도체 소자의 정렬키 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 오버레이 측정을 위한 정렬키를 형성하는 방법으로서, 반도체 기판 상에 층간 절연막 및 캡핑막을 순차 증착하는 단계와, 상기 층간 절연막 및 캡핑막이 증착된 반도체 기판의 정렬키 형성 영역을 패터닝하여 정렬키 형성용 홀을 형성하는 단계와, 상기 정렬키 형성용 홀이 형성된 반도체 기판 상부에 금속 물질을 증착하는 단계와, 상기 캡핑막이 드러나도록 상기 금속 물질이 증착된 반도체 기판 상부에 대한 평탄화 공정을 수행하여 상기 정렬키를 형성하는 단계를 포함하는 반도체 소자의 정렬키 형성 방법을 제공한다.
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 기술요지는, 반도체 기판의 스크라이브 라인 상에 층간 절연막 및 캡핑막을 증착하고, 층간 절연막 및 캡핑막을 패터닝하여 정렬키 형성용 홀을 형성하며, 정렬키 형성용 홀이 형성된 반도체 기판 상부에 얇게 금속 물질을 증착한 후에 그 상부를 평탄화하여 단차를 갖는 정렬키를 형성한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시 예에 따라 반도체 소자의 제조 과정에서 정렬키를 형성하는 과정을 나타내는 공정 순서도로서, 이들 도면을 참조하여 본 발명의 일 실시 예에 따른 반도체 소자의 정렬키 형성 방법에 대해 설명한다.
도 2a를 참조하면, 반도체 기판(200)의 상부에 물리적기상증착법(PVD), 예를 들면 스퍼터링(sputtering) 등을 이용하여 층간 절연막(202) 및 캡핑막(204)을 순차적으로 증착한다. 이러한 층간 절연막(202) 및 캡핑막(204)은 하부 및 상부 금속 배선간 층간 절연막 및 캡핑막을 형성할 때 동시에 형성될 수 있고, 층간 절연막(202)은 예를 들면, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), USG(Undoped Silicate Glass), FSG(Fluorine-doped Silicate Glass) 등의 산화막을 이용하여 4500 Å - 5500 Å의 두께 범위 조건으로 증착될 수 있으며, 캡핑막(204)은 예를 들면, SiH4 등을 이용하여 2000 Å - 2500 Å의 두께 범위 조건으로 증착될 수 있다.
그리고, 소정의 포토레지스트 패턴(미도시됨)에 따라 층간 절연막(202) 및 캡핑막(204)을 식각하여 반도체 기판(200)의 스크라이브 라인 상 정렬키가 형성될 영역에 도 2b에 도시한 바와 같이 정렬키 형성용 홀(B)을 형성한다. 이 후, 포토레지스트 패턴은 일련의 애싱 공정을 통해 제거된다. 여기에서, 정렬키 형성용 홀(B)은 콘택 플러그 형성을 위한 콘택홀 형성 시 동시에 형성될 수 있다.
다음에, 도 2c에 도시한 바와 같이 정렬키 형성용 홀(B)이 형성된 반도체 기판(200) 상부 전면에 얇게 금속 물질(206)을 증착한다. 이 때, 금속 물질(206)은 불투광 물질로서, 예를 들면, 텅스텐(W), 구리(Cu) 등을 이용하여 물리적기상증착법(PVD), 예를 들어 스퍼터링법 등을 통해 증착할 수 있으며, 콘택홀을 금속 물질로 매립할 때 동시에 증착할 수 있다.
이어서, 금속 물질(206)이 증착된 반도체 기판(200) 상부면에 대해 화학적기계적연마법(CMP : Chemical Mechanical Polishing)을 이용한 평탄화 공정을 수행하여 도 2d에 도시한 바와 같은 단차를 갖는 정렬키(206a)를 형성한다. 이러한 평탄화 공정은 콘택홀에 매립된 금속 물질의 상부면을 평탄화할 때 동시에 수행될 수 있으며, 평탄화 공정은 캡핑막(204)이 노출되도록 금속 물질(206)을 평탄화하는 공정을 먼저 수행하고, 그 이후에 노출된 캡핑막(204)과 정렬키(206a)의 상부면을 터치업(touch-up) 슬러리로 평탄화하는 공정을 포함한다.
따라서, 반도체 기판의 스크라이브 라인 상에 층간 절연막 및 캡핑막을 증착 한 후, 정렬키 형성용 홀 형성, 금속 물질 증착 및 상부면 평탄화 공정을 통해 원하는 단차를 갖는 정렬키를 형성할 수 있다.
한편, 도 3은 본 발명에 따라 평탄화 공정 이후에 침식량을 나타낸 그래프로서, 층간 절연막과 캡핑막 형성, 정렬키 형성용 홀 형성 및 금속 물질을 증착 후에 수행되는 금속 물질의 평탄화 시 정렬키에 대한 침식량과 터치업 슬러리를 이용하여 금속 물질과 노출된 캡핑막의 평탄화 시 정렬키에 대한 침식량을 나타내고 있으며, 캡핑막, 예를 들면, SiH4 등의 두께가 증가할수록 침식량이 감소하는 것을 알 수 있으며, 캡핑막의 두께가 2000 Å 이상의 범위를 가질 경우 침식량이 세츄레이션(saturation) 되어감을 알 수 있다.
도 4는 본 발명에 따라 평탄화 공정 후에 오버레이 측정 시 캡핑막의 형성 두께에 따른 정렬키의 광학 이미지를 나타낸 도면으로서, 캡핑막의 두께가 증가할수록 디스컬러(discolor) 문제가 해소되는 것을 알 수 있으며, 캡핑막의 두께가 1000 Å 또는 1500 Å 일 경우 정렬키의 광학 이미지는 디스컬러 문제가 발생(즉, 오버레이 박스 부근에서 디싱 현상이 발생)하지만, 캡핑막의 두께가 2000 Å 또는 2500 Å일 경우 정렬키의 광학 이미지는 디스컬러 문제가 해소됨을 알 수 있다.
도 5는 본 발명에 따라 정렬키 형성 후에 리소그래피 공정에서 정렬키의 검출 신호를 나타낸 도면으로서, 정렬키의 검출 과정은 할로겐 램프에서 나오는 브로드 밴드(예를 들어 530 nm - 800 nm)의 광원을 이용하여 CCD로 촬상된 이미지를 통해 정렬키의 위치를 검출하는 방식으로 수행되는데, CCD로 들어온 광원의 양이 전압(Voltage)으로 표시되며, 이러한 전압값이 최소(min) 및 최대(max)의 Δ값을 가 지면서 정렬키가 검출된다. 여기에서, 도 5에 도시한 바와 같이 SiH4를 이용한 캡핑막의 두께가 1000 Å, 1500 Å, 2000 Å 및 2500 Å일 경우의 검출 신호에 대한 파형 및 전압값을 알 수 있는데, SiH4를 이용한 캡핑막의 두께가 1000 Å, 1500 Å, 2000 Å, 2500 Å으로 증가할수록 정렬키에 대한 검출 신호의 폭(signal depth, 전압값 ΔV)이 2000 Å에서부터 정렬키에 대한 검출 신호의 프로파일이 선명해지며, 검출 신호의 검출이 현저하게 좋아짐을 알 수 있다.
여기에서, 도 5에 도시한 바와 같이 정렬키의 검출 신호를 측정하는 장치에서 검출 신호의 폭이 예를 들면, 0.1V의 전압값 이상으로 설정되어 있을 때, 캡핑막의 두께가 1000 Å일 경우 검출 신호의 폭(전압값 ΔV)이 대략 0.04 V, 캡핑막의 두께가 1500 Å일 경우 검출 신호의 폭(전압값 ΔV)이 대략 0.20 V, 캡핑막의 두께가 2000 Å일 경우 검출 신호의 폭(전압값 ΔV)이 대략 0.45 V, 캡핑막의 두께가 2500 Å일 경우 검출 신호의 폭(전압값 ΔV)이 대략 0.46 V로 측정되고, 이러한 정렬키 패턴(여기서는 3개의 패턴)에 대한 검출 신호의 프로파일이 선명하게 인식됨을 알 수 있다. 즉, 캡핑막의 두께가 2000 Å 이상이 되면 정렬키에 대한 검출 신호의 프로파일이 선명해지기 때문에 오버레이 측정을 더 정확하게 수행할 수 있다.
도 6은 본 발명에 따라 캡핑층의 두께에 따른 오버레이의 3 시그마값을 나타낸 그래프로서, SiH4를 이용한 캡핑막의 두께가 1000 Å, 1500 Å, 2000 Å 및 2500 Å일 경우에 오버레이의 정확도 및 재현성에 대한 3 시그마(σ)값(즉, 3 × 표준편차값)을 알 수 있는데, SiH4를 이용한 캡핑막의 두께가 1000 Å일 경우 나타난 4 개의 점은 하나의 반도체 웨이퍼가 정렬 오류가 발생하여 공정 진행을 할 수 없는 반도체 웨이퍼를 의미한다. 여기에서, SiH4를 이용한 캡핑막의 두께가 2000 Å 또는 2500 Å일 경우 오버레이의 편차(deviation)가 20 nm - 40 nm 범위로 수렴하는 것을 알 수 있고, 이는 평탄화 공정에서 캡핑막이 층간 절연막의 디싱 현상을 감소시켜 단차를 갖는 정렬키가 정확하게 형성되고, 이로 인해 정렬키 패턴의 프로파일이 개선되어 정확한 오버레이를 측정할 수 있게 된다.
도 7은 본 발명에 따라 다수의 로트별 공정 진행 중에 캡핑막의 두께에 따라 오버레이의 3 시그마값이 감소함을 나타낸 그래프로서, 각 로트(lot)에 대한 오버레이 데이터의 편차뿐만 아니라 로트별(lot to lot)로 측정된 오버레이의 최소 및 최대값의 범위도 캡핑막의 두께가 2000 Å 부터는 20 nm이하로 감소하는 것을 알 수 있고, 그 캡핑막의 두께가 증가할수록 로트별 반도체 웨이퍼들의 최소 및 최대값이 선형 비례하여 감소함을 알 수 있다.
이상의 설명에서는 본 발명의 바람직한 실시 예를 제시하여 설명하였으나 본 발명이 반드시 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함을 쉽게 알 수 있을 것이다.
이상 설명한 바와 같이 본 발명은, 층간 절연막을 패터닝하여 정렬키 형성용 홀을 형성하고, 그 상부에 금속 물질 증착 및 평탄화 공정을 수행하여 단차를 갖는 정렬키를 형성하는 종래 방법과는 달리, 반도체 기판에 층간 절연막 및 캡핑막을 순차 증착하고, 정렬키 형성 영역을 패터닝하여 정렬키 형성용 홀을 형성하며, 정 렬키 형성용 홀이 형성된 반도체 기판 상부에 금속 물질을 증착하고, 그 상부를 평탄화하여 단차를 갖는 정렬키를 형성함으로써, 캡핑막을 이용하여 평탄화 시 발생하는 디싱 현상을 방지하여 원하는 단차를 갖는 정렬키를 형성할 수 있다.
이에 따라, 원하는 단차를 갖는 정렬키를 통해 오버레이 측정 시 정렬키 패턴의 디스컬러 문제를 방지하여 정렬키의 검출 신호가 더욱 선명하게 검출됨으로써, 오버레이 측정을 용이하게 수행할 수 있어 반도체 소자의 수율을 향상시킬 수 있다.

Claims (7)

  1. 반도체 소자의 오버레이 측정을 위한 정렬키를 형성하는 방법으로서,
    반도체 기판 상에 층간 절연막 및 캡핑막을 순차 증착하는 단계와,
    상기 층간 절연막 및 캡핑막이 증착된 반도체 기판의 정렬키 형성 영역을 패터닝하여 정렬키 형성용 홀을 형성하는 단계와,
    상기 정렬키 형성용 홀이 형성된 반도체 기판 상부에 금속 물질을 증착하는 단계와,
    상기 캡핑막이 드러나도록 상기 금속 물질이 증착된 반도체 기판 상부에 대한 평탄화 공정을 수행하여 상기 정렬키를 형성하는 단계
    를 포함하는 반도체 소자의 정렬키 형성 방법.
  2. 제 1 항에 있어서,
    상기 층간 절연막은, TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boron Phosphorus Silicate Glass), USG(Undoped Silicate Glass) 또는 FSG(Fluorine-doped Silicate Glass) 중 어느 하나의 산화막을 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
  3. 제 2 항에 있어서,
    상기 층간 절연막은, 4500 Å - 5500 Å의 두께 범위 조건으로 증착되는 것 을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
  4. 제 1 항에 있어서,
    상기 캡핑막은, SiH4를 이용하여 증착되는 것을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
  5. 제 4 항에 있어서,
    상기 캡핑막은, 2000 Å - 2500 Å의 두께 범위 조건으로 증착되는 것을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
  6. 제 1 항에 있어서,
    상기 금속 물질은, 텅스텐(W) 또는 구리(Cu)인 것을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
  7. 제 1 항에 있어서,
    상기 평탄화 공정은, 상기 금속 물질을 평탄화한 후에 상기 캡핑막의 노출된 부분과 상기 정렬키의 상부면을 터치업 슬러리를 이용하여 평탄화하는 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 정렬키 형성 방법.
KR1020070062077A 2007-06-25 2007-06-25 반도체 소자의 정렬키 형성 방법 KR100842494B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020070062077A KR100842494B1 (ko) 2007-06-25 2007-06-25 반도체 소자의 정렬키 형성 방법
US12/137,669 US20080318389A1 (en) 2007-06-25 2008-06-12 Method of forming alignment key of semiconductor device
DE102008029193A DE102008029193A1 (de) 2007-06-25 2008-06-19 Verfahren zur Ausbildung einer Justiermarke eines Halbleiterbauelements
JP2008166617A JP2009004793A (ja) 2007-06-25 2008-06-25 半導体素子のアライメントキー形成方法
CN200810127809.5A CN101335189A (zh) 2007-06-25 2008-06-25 半导体装置的对准键的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070062077A KR100842494B1 (ko) 2007-06-25 2007-06-25 반도체 소자의 정렬키 형성 방법

Publications (1)

Publication Number Publication Date
KR100842494B1 true KR100842494B1 (ko) 2008-07-01

Family

ID=39823331

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070062077A KR100842494B1 (ko) 2007-06-25 2007-06-25 반도체 소자의 정렬키 형성 방법

Country Status (5)

Country Link
US (1) US20080318389A1 (ko)
JP (1) JP2009004793A (ko)
KR (1) KR100842494B1 (ko)
CN (1) CN101335189A (ko)
DE (1) DE102008029193A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102217245B1 (ko) 2014-07-25 2021-02-18 삼성전자주식회사 반도체 소자의 제조 방법
KR102521890B1 (ko) 2018-07-17 2023-04-14 삼성전자주식회사 반도체 장치
JP7329782B1 (ja) 2022-12-09 2023-08-21 マグネデザイン株式会社 Ｇｓｒ素子の製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60229334A (ja) 1984-04-26 1985-11-14 Fujitsu Ltd 半導体装置の製造方法
US6020263A (en) 1996-10-31 2000-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of recovering alignment marks after chemical mechanical polishing of tungsten
JP2003031484A (ja) 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01241118A (ja) * 1988-03-23 1989-09-26 Seiko Epson Corp アライメント・マーク
JP2995749B2 (ja) * 1989-05-30 1999-12-27 ソニー株式会社 半導体装置
JP2890538B2 (ja) * 1989-10-24 1999-05-17 ソニー株式会社 半導体装置
KR0155835B1 (ko) * 1995-06-23 1998-12-01 김광호 반도체 장치의 얼라인 키 패턴 형성방법
JPH09186221A (ja) * 1995-12-28 1997-07-15 Sony Corp 半導体ウエハの位置合わせ用マーク構造及びその製造方法
JP2865089B2 (ja) * 1996-12-26 1999-03-08 日本電気株式会社 重合せ精度測定用マーク及びその製造方法
JPH1126361A (ja) * 1997-06-27 1999-01-29 Oki Electric Ind Co Ltd アライメントマーク及びアライメントマーク用凹部の隠蔽方法
US6364954B2 (en) * 1998-12-14 2002-04-02 Applied Materials, Inc. High temperature chemical vapor deposition chamber
JP4623819B2 (ja) * 2000-12-12 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2002299588A (ja) * 2001-04-02 2002-10-11 Mitsubishi Electric Corp 半導体装置および半導体装置の製造方法
DE10157058A1 (de) * 2001-11-21 2003-06-05 Infineon Technologies Ag Justiermarke für Halbleiterscheiben und Verfahren zur Herstellung einer solchen Justiermarke
KR100585007B1 (ko) * 2003-10-23 2006-05-29 주식회사 하이닉스반도체 미세 패턴 형성이 가능한 반도체 장치 제조 방법
JP2005150333A (ja) * 2003-11-14 2005-06-09 Sony Corp 半導体装置の製造方法
KR100593732B1 (ko) * 2003-11-18 2006-06-28 삼성전자주식회사 얼라인 키를 갖는 반도체 소자 및 그 제조방법
US7223693B2 (en) * 2003-12-12 2007-05-29 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers and memory devices fabricated by same
US7265050B2 (en) * 2003-12-12 2007-09-04 Samsung Electronics Co., Ltd. Methods for fabricating memory devices using sacrificial layers
US8119210B2 (en) * 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
JP4630778B2 (ja) * 2005-09-15 2011-02-09 シャープ株式会社 アライメントマークの形成方法
KR101228519B1 (ko) 2005-12-12 2013-02-01 삼성전자주식회사 반도체 메모리 장치, 그것을 포함한 테스트 시스템, 그리고반도체 메모리 장치의 리페어 방법
US7867578B2 (en) * 2006-06-28 2011-01-11 Applied Materials, Inc. Method for depositing an amorphous carbon film with improved density and step coverage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60229334A (ja) 1984-04-26 1985-11-14 Fujitsu Ltd 半導体装置の製造方法
US6020263A (en) 1996-10-31 2000-02-01 Taiwan Semiconductor Manufacturing Company, Ltd. Method of recovering alignment marks after chemical mechanical polishing of tungsten
JP2003031484A (ja) 2001-07-19 2003-01-31 Sanyo Electric Co Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
DE102008029193A1 (de) 2009-01-22
CN101335189A (zh) 2008-12-31
US20080318389A1 (en) 2008-12-25
JP2009004793A (ja) 2009-01-08

Similar Documents

Publication Publication Date Title
US9443801B2 (en) Method to reduce metal fuse thickness without extra mask
EP3203322B1 (en) Mark structure and fabrication method thereof
KR100842494B1 (ko) 반도체 소자의 정렬키 형성 방법
US6767825B1 (en) Etching process for forming damascene structure of the semiconductor
US8697455B2 (en) Monitoring test element groups (TEGs) for etching process and methods of manufacturing a semiconductor device using the same
TWI693675B (zh) 用於對齊積體電路結構諸層的標記結構及其形成方法
KR100791697B1 (ko) 반도체 소자의 금속 배선 구조 및 이의 형성 방법
KR100881515B1 (ko) 반도체 소자의 정렬키 형성 방법
KR100849358B1 (ko) 반도체 소자의 정렬키 제조방법
KR100609046B1 (ko) 오버레이 마크 제조 방법
KR100403351B1 (ko) 듀얼 다마신 공정에서의 식각 모니터링 박스 형성방법
KR100197128B1 (ko) 반도체 소자의 콘택홀 매립용 플러그 형성방법
KR100800667B1 (ko) 반도체 소자 제조 방법
TW516182B (en) Manufacturing method of dual damascene structure
JP2009238801A (ja) 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造
KR20030003388A (ko) 반도체소자의 정렬마크 및 중첩도 측정마크의 제조방법
KR100868634B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR100383084B1 (ko) 반도체 소자의 플러그 형성 방법
KR100887019B1 (ko) 다중 오버레이 마크를 갖는 마스크
KR100850148B1 (ko) 이중 다마신 공정에서의 오버레이 측정 방법
KR100265995B1 (ko) 반도체장치의 표면평탄화 방법
KR100233270B1 (ko) 반도체 소자의 중첩도 측정용 패턴 형성 방법
KR100835414B1 (ko) 반도체 소자의 제조 방법
KR100365745B1 (ko) 반도체장치의콘택홀형성방법
JP2993468B2 (ja) スパッタエッチモニタ方法およびスパッタエッチモニタ用基板

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110520

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee