JPS60229334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60229334A JPS60229334A JP59085589A JP8558984A JPS60229334A JP S60229334 A JPS60229334 A JP S60229334A JP 59085589 A JP59085589 A JP 59085589A JP 8558984 A JP8558984 A JP 8558984A JP S60229334 A JPS60229334 A JP S60229334A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
+al 発明の技術分野
本発明は半導体装置の製造方法のうち、特に電子ビーム
露光法を用いて、半導体集積回路(IC)のパターンを
描画する場合に用いられる位置合わせマークの形成方法
に関する。
露光法を用いて、半導体集積回路(IC)のパターンを
描画する場合に用いられる位置合わせマークの形成方法
に関する。
中) 従来技術と問題点
LSI等のICにおいては、高密度化、微細化が進んで
おり、リソグラフィ技術も従来の紫外線露光法に代って
、微細化に適した電子ビーム露光法が使用されるように
なってきた。
おり、リソグラフィ技術も従来の紫外線露光法に代って
、微細化に適した電子ビーム露光法が使用されるように
なってきた。
このような電子ビーム露光法は、半導体ウェハー上でビ
ームを走査(スキャンニング)し、直接パターンを描画
する直接露光法であり、その場合に露光走査前の位置合
わせが必要になって、半導体ウェハー上には複数の位置
合わせマークが設けられ、そのマーク部分を電子ビーム
で走査し、その位置を認識し補正を行なった後に、所定
のパターン描画が行なわれている。
ームを走査(スキャンニング)し、直接パターンを描画
する直接露光法であり、その場合に露光走査前の位置合
わせが必要になって、半導体ウェハー上には複数の位置
合わせマークが設けられ、そのマーク部分を電子ビーム
で走査し、その位置を認識し補正を行なった後に、所定
のパターン描画が行なわれている。
このような位置合わせマークは、マーク部分だけ異種材
料を被着する方式と、表面の凹凸を利用する方式とがあ
るが、前者は特別に異種材料を被着する工程が必要であ
るから工程が長(かかり、そのため専ら後者の凹凸を利
用する方式の位置合わせマークが使用されている。本発
明も、この凹凸状の位置合わせマークの形成方法に関す
るも、のである。
料を被着する方式と、表面の凹凸を利用する方式とがあ
るが、前者は特別に異種材料を被着する工程が必要であ
るから工程が長(かかり、そのため専ら後者の凹凸を利
用する方式の位置合わせマークが使用されている。本発
明も、この凹凸状の位置合わせマークの形成方法に関す
るも、のである。
また、位置合わせマークには、半導体ウェハー全体の位
置合わせを行なうマークと、更にウェハー内のそれぞれ
のチップの位置合わせを行なうマークとがあるが、何れ
も同様形状のもので、第1図にウェハー全体の位置合わ
せマークの位置を例示している。図のように、ウェハー
全体の位置合わせマークは、ウェハーの左右2個所に相
対的に位置合わせマークmが設けられる。
置合わせを行なうマークと、更にウェハー内のそれぞれ
のチップの位置合わせを行なうマークとがあるが、何れ
も同様形状のもので、第1図にウェハー全体の位置合わ
せマークの位置を例示している。図のように、ウェハー
全体の位置合わせマークは、ウェハーの左右2個所に相
対的に位置合わせマークmが設けられる。
尚、このマーク位置検出法は、ビームで位置合わせマー
ク部分を走査し、その反射電子量を検出する方法で、凹
凸状マークのエツジにビームが当たると、反射電子検出
器で検出される反射電子の量が異なってくるから、それ
を検出してその位置をめ、ウェハーの位置補正を自動的
に行なうものである。
ク部分を走査し、その反射電子量を検出する方法で、凹
凸状マークのエツジにビームが当たると、反射電子検出
器で検出される反射電子の量が異なってくるから、それ
を検出してその位置をめ、ウェハーの位置補正を自動的
に行なうものである。
このマーク形状は、方形の凹部状にエツチングして形成
することが多く、第2図はその断面形状を示し、Eがエ
ツジ部分である。且つ、その平面形状はかぎ形等の他の
形状も用いられている。
することが多く、第2図はその断面形状を示し、Eがエ
ツジ部分である。且つ、その平面形状はかぎ形等の他の
形状も用いられている。
ところが、ICを製造する際には、半導体基板上に被着
膜を被覆する工程があり、その時には折角設けた位置合
わせマークが消失することが起こる。例えば、第3図に
示すように製造の初期に誘電体からなる素子分離帯を形
成する工程で、半導体基板lに(J snをエツチング
して形成し、その上に減圧化学気相成長(CVD)法で
多結晶シリコンy!2を被着する工程がある。その場合
に、U溝nと同時に位置合わせマークmを形成しても、
多結晶シリコン1112が位置合わせマークmを埋没さ
せて、マークが消失することが生じる。その時には、再
び次工程のための位置合わせマークをもう一度形成して
おり、このような再度のマーク形成工程はそれだけ製作
工程が多くかかることになる。
膜を被覆する工程があり、その時には折角設けた位置合
わせマークが消失することが起こる。例えば、第3図に
示すように製造の初期に誘電体からなる素子分離帯を形
成する工程で、半導体基板lに(J snをエツチング
して形成し、その上に減圧化学気相成長(CVD)法で
多結晶シリコンy!2を被着する工程がある。その場合
に、U溝nと同時に位置合わせマークmを形成しても、
多結晶シリコン1112が位置合わせマークmを埋没さ
せて、マークが消失することが生じる。その時には、再
び次工程のための位置合わせマークをもう一度形成して
おり、このような再度のマーク形成工程はそれだけ製作
工程が多くかかることになる。
fcl 発明の目的
本発明は、このような位置合わせマークの消失を防止し
、マーク形成工程の繰り返しをなくするための電子ビー
ム露光用位置合わせマークの形成方法を提案するもので
ある。
、マーク形成工程の繰り返しをなくするための電子ビー
ム露光用位置合わせマークの形成方法を提案するもので
ある。
Tdl 発明の構成
その目的は、凹形状に形成した位置合わせマークの一遍
の長さを、少なくとも被着膜の膜厚の2倍よりも大きく
した電子ビーム露光用位置合わせマークを、素子分離帯
と同時に形成するようにした半導体装置の製造方法によ
って達成される。
の長さを、少なくとも被着膜の膜厚の2倍よりも大きく
した電子ビーム露光用位置合わせマークを、素子分離帯
と同時に形成するようにした半導体装置の製造方法によ
って達成される。
(el 発明の実施例
以下、実施例を参照して詳細に説明する。
第4図は従来の位置合わせマークmが消失する理由を説
明するための工程途中の断面図である。
明するための工程途中の断面図である。
図は、半導体基板1に窒化シリコン膜3を選択的に形成
し、Ufinおよび位置合わせマークmをエツチングし
て、次に二酸化シリコン膜4を生成した後、減圧CVD
法により多結晶シリコンII!2を被着した工程である
。この時、減圧CVD法はカバレージが極めて良いから
、孔内の側面にも多結晶シリコンyI2が被着して、例
えばり#nの幅を2μm、方形の位置合わせマークmの
一遍の長さを4μmとし、膜厚2μmの多結晶シリコン
膜を成長すると、第4図のように側面からも多結晶シリ
コン膜が成長して、大きな孔の位置合わせマークmをも
丁度埋没させる。従って、表面上の多結晶シリコン膜を
ボリフシュして除去しても、第3図のように位置合わせ
マークmが埋没されて消失することになる。
し、Ufinおよび位置合わせマークmをエツチングし
て、次に二酸化シリコン膜4を生成した後、減圧CVD
法により多結晶シリコンII!2を被着した工程である
。この時、減圧CVD法はカバレージが極めて良いから
、孔内の側面にも多結晶シリコンyI2が被着して、例
えばり#nの幅を2μm、方形の位置合わせマークmの
一遍の長さを4μmとし、膜厚2μmの多結晶シリコン
膜を成長すると、第4図のように側面からも多結晶シリ
コン膜が成長して、大きな孔の位置合わせマークmをも
丁度埋没させる。従って、表面上の多結晶シリコン膜を
ボリフシュして除去しても、第3図のように位置合わせ
マークmが埋没されて消失することになる。
そのため、本発明では方形の位置合わせマークの一遍の
長さを、被着膜の膜厚の2倍よりも大きくした位置合わ
せマークを形成するもので、そうすると埋没は回避でき
る。第5図は本発明にかかる実施例の工程途中の断面図
を示しており、例えば、U溝nの幅を2μm、方形の位
置合わせマークMの一遍の長さを6μmとして、膜厚2
μmの多結晶シリコン膜を成長するとする。そうすると
、減圧CVD法によって位置合わせマークの凹部孔内に
、孔側面から多結晶シリコン膜2が成長しても、中心部
分に凹部を残存させることができる。
長さを、被着膜の膜厚の2倍よりも大きくした位置合わ
せマークを形成するもので、そうすると埋没は回避でき
る。第5図は本発明にかかる実施例の工程途中の断面図
を示しており、例えば、U溝nの幅を2μm、方形の位
置合わせマークMの一遍の長さを6μmとして、膜厚2
μmの多結晶シリコン膜を成長するとする。そうすると
、減圧CVD法によって位置合わせマークの凹部孔内に
、孔側面から多結晶シリコン膜2が成長しても、中心部
分に凹部を残存させることができる。
従って、第6図に示すように表面上の余分の多結晶シリ
コン膜をボリフシュして除去すると、エツジEを有する
位置合わせマークMが形成され、マーク位置を認識する
ことができる。尚、この時、多結晶シリコン膜を被着し
たために、エツジEの位置がずれて両エツジ間の間隔が
狭くなるが、位置合わせマークの位置は反射電子量の多
いエツジEの位置をめ、両方のエツジ間の中点を計算す
る方法であるから、多結晶シリコン膜被着による位置ず
れは影響しない。
コン膜をボリフシュして除去すると、エツジEを有する
位置合わせマークMが形成され、マーク位置を認識する
ことができる。尚、この時、多結晶シリコン膜を被着し
たために、エツジEの位置がずれて両エツジ間の間隔が
狭くなるが、位置合わせマークの位置は反射電子量の多
いエツジEの位置をめ、両方のエツジ間の中点を計算す
る方法であるから、多結晶シリコン膜被着による位置ず
れは影響しない。
このようすれば、U溝からなる素子分離帯と位置合ねゼ
マークが同時に形成され、その形成工程が簡単化される
。
マークが同時に形成され、その形成工程が簡単化される
。
(fl 発明の効果
以上の説明から明らかなように、本発明によれば電子ビ
ーム露光法における位置合わせマークを形成するための
工程を設ける必要がなく、製造工程の短縮に顕著に寄与
するものである。
ーム露光法における位置合わせマークを形成するための
工程を設ける必要がなく、製造工程の短縮に顕著に寄与
するものである。
第1図はウェハー上の位置合わせマークを示す図、第2
図は位置合わせマークの断面図例、第3図は従来のマー
クの断面図、第4図はその形成工程途中の断面図、第5
図は本発明にかかる形成工程途中の断面図、第6図は本
発明にかかる形成方法で作成されたマークの断面図であ
る。 図中、nはU溝1mは従来の位置合わせマーク。 Mは本発明にかかる位置合わせマーク、1は半導体基板
、2は多結晶シリコン膜、3は窒化シリコン膜、4は二
酸化シリコン躾を示している。 第1図 fs21111 第31]3
図は位置合わせマークの断面図例、第3図は従来のマー
クの断面図、第4図はその形成工程途中の断面図、第5
図は本発明にかかる形成工程途中の断面図、第6図は本
発明にかかる形成方法で作成されたマークの断面図であ
る。 図中、nはU溝1mは従来の位置合わせマーク。 Mは本発明にかかる位置合わせマーク、1は半導体基板
、2は多結晶シリコン膜、3は窒化シリコン膜、4は二
酸化シリコン躾を示している。 第1図 fs21111 第31]3
Claims (1)
- 凹形状に形成した位置合わせマークの一遍の長さを、少
なくとも被着膜の膜厚の2倍よりも大きくした電子ビー
ム露光用位置合わせマークを、素子分離帯と同時に形成
するようにしたことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085589A JPS60229334A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59085589A JPS60229334A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60229334A true JPS60229334A (ja) | 1985-11-14 |
Family
ID=13862998
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59085589A Pending JPS60229334A (ja) | 1984-04-26 | 1984-04-26 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60229334A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5482893A (en) * | 1990-06-29 | 1996-01-09 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
KR100802221B1 (ko) | 2005-12-30 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
KR100842494B1 (ko) | 2007-06-25 | 2008-07-01 | 주식회사 동부하이텍 | 반도체 소자의 정렬키 형성 방법 |
US7485543B2 (en) | 2005-12-30 | 2009-02-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device with overlay vernier |
JP2023519885A (ja) * | 2020-03-30 | 2023-05-15 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造及びその製造方法 |
-
1984
- 1984-04-26 JP JP59085589A patent/JPS60229334A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5482893A (en) * | 1990-06-29 | 1996-01-09 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
US5663099A (en) * | 1990-06-29 | 1997-09-02 | Canon Kabushiki Kaisha | Method for producing semiconductor device having alignment mark |
KR100802221B1 (ko) | 2005-12-30 | 2008-02-11 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
US7485543B2 (en) | 2005-12-30 | 2009-02-03 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device with overlay vernier |
KR100842494B1 (ko) | 2007-06-25 | 2008-07-01 | 주식회사 동부하이텍 | 반도체 소자의 정렬키 형성 방법 |
JP2023519885A (ja) * | 2020-03-30 | 2023-05-15 | チャンシン メモリー テクノロジーズ インコーポレイテッド | 半導体構造及びその製造方法 |
US11984406B2 (en) | 2020-03-30 | 2024-05-14 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same |
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