KR100830361B1 - 능동 바이어스 회로 - Google Patents

Abstract

전력 증폭기(PA)에 접속된 능동 바이어스 회로(30)는 넓은 온도 범위에 걸쳐 전력 증폭기의 DC 대기 전류(quiescent current)를 일정한 값으로 유지한다. 능동 바이어스 회로(30)는 제1 및 제2 전류미러 회로들(32, 34)을 포함한다. 전력 증폭기(PA)는 제2 전류미러 회로(34)의 요소이다. 온도 보상 회로(42)는 온도 보상을 제공하기 위해 제1 전류미러 회로(32)에 접속된다. 제1 기준 전압원은 제1 기준전압(Vref)를 제1 전류미러 회로(32)에 제공하기 위해 온도 보상 회로(42)에 의해 제1 전류미러 회로(32)에 접속된다. 전류싱크(36)는 제1 전류미러 회로(32)의 트랜지스터에 접속되고 전압원 조정 회로(38)는 제1 전류미러 회로(32)에 제공되는 전압을 설정하기 위해 제1 전류미러 회로(32)에 접속된다.

전류미러 회로, 온도 보상 회로, 로딩 피드백 네트워크 회로, 브레이크다운 전압 증대 회로

Description

능동 바이어스 회로{Active bias circuit}

본 발명은 라디오 주파수(RF) 전력 증폭기들에 관한 것으로, 특히 RF 전력 증폭기들용의 온도 보상 및 부하 조절 능동 바이어스 회로에 관한 것이다.

이를테면 셀룰러 전화들 및 셀룰러 전화 기지국들에서 사용되는 것과 같은 RF 디바이스들 및 회로들은 전력 증폭기들을 포함한다. 증폭기의 출력이 입력과는 상이한 크기를 갖는 것을 제외하곤 그와 동일하다면, 이 증폭기는 선형 응답을 제공한다. RF 시스템들에서, 선형응답이 요구되는 한 이유는 2이상의 신호들이 비선형 디바이스에 입력될 때 원하는 신호에 간섭할 수 있는 상호변조 잡음이 생성되기 때문이다. 이득, 전력 부가 효율(PAE: power added efficiency), 출력 전력, 및 인접 채널 전력들(ACP)을 포함하는 전력 증폭기들의 성능 인자들뿐만 아니라, 상호변조 잡음은 바이어스 전류의 함수들이다. 따라서, 바이어스 전류는 결정적인 설계 인자이다.

바이어스 전류는 RF 전력 변동뿐만 아니라, 온도 및 공정 변동들에 의해 영향을 받는다. 잘 알려진 바와 같이, 셀 전화들 및 기지국들은 광범위한 온도 범위 및 변동되는 RF 전력에 자주 노출된다. 이에 따라, 온도 및 전력에 대해 바이어스 전류의 변화를 보상할 필요성이 있다. TFMA 및 CDMA 전력 증폭기들과 같은 선형 애플리케이션들용의 전력 증폭기들의 이득 평탄성(flatness) 및 선형성을 향상시키기 위해서는, 능동 바이어스 회로는 넓은 범위의 온도들에 걸쳐 전력 증폭기의 대기 전류(quiescent current)를 일정한 값으로 유지해야 한다. GSM 및 아날로그 전력 증폭기들과 같은 포화 애플리케이션들에 있어서, 능동 바이어스 회로는 전력 증폭기들의 비도통 급들(nonconducting classes)(예를 들면, AB, B, C 급)의 자기 바이어스 효과에 의해 야기되는 RF 차단 저항기에 걸리는 바이어스 전압을 보상해야 하고, 고 RF 구동 전력 하에서는 상당량의 전류를 전력 증폭기에 공급해야 한다.

도 1은 종래의 전력 증폭기 회로(10)의 개략적인 회로도이다. 전력 증폭기 회로(10)는 RF 전력 증폭기(PA) 및 바이어스 전압 조종을 위한 단일의 트랜지스터(Q1)를 구비한 전류 미러 회로를 포함한다. 트랜지스터(Q1)는 온도 및 공정에 대해 임계전압의 변동들을 추적하는데 사용된다. 제1 저항기(R1) 및 제2 저항기(R2)는 RF PA 단(stage)의 바이어스 전압을 설정하기 위해 설치된 것이다. 제1 저항기(R1)는 트랜지스터(Q1)의 드레인과 기준 전압원(Vref) 사이에 접속된다. 제2 저항기(R2)의 제1 단자는 제1 저항기(R1)와 트랜지스터(Q1)의 드레인 간 노드(N1)에 접속되고, 제2 단자는 접지에 접속되어 있다.

RF 차단 저항기(RB)의 제1 단자는 전력 증폭기(PA)의 게이트에 접속되고, 제2 단자는 설정 저항기(RS)의 일측과 노드(N1)에 접속되어 있다. 설정 저항기(RS)의 다른 측은 트랜지스터(Q1)의 게이트에 접속되어 있다. RF 분리(decoupling) 캐 패시터(C1)는 노드(N1)과 접지 사이에 접속된다. RF 차단 저항기(RB) 및 분리 캐패시터(C1)는 RF 신호들이 바이어스 회로로 들어가지 못하게 한다. 설정 저항기(RS)는 RF PA 단과 저항기(Q1) 사이에 누설되는 전류에 의해 야기되는 어떤 전압차를 설정하는데 사용된다. 전력 증폭기 회로(10)가 바이어스 전압 조정을 제공할 수 있을지라도, 전류 소싱(sourcing) 혹은 부하 조절(load regulation)을 할 수 없다.

도 2는 제2의 종래의 전력 증폭기 회로(20)의 개략적인 회로도이다. 전력 증폭기 회로(20)는 전력 증폭기(PA)와, 제1 트랜지스터(Q1) 및 제2 트랜지스터(Q2)를 포함하는 전류 미러 회로를 포함한다. 제1 트랜지스터(Q1)는 온도 및 공정에 대해 임계전압의 변동들을 추적하는데 사용된다. 제1 트랜지스터(Q1)와 기준전압(Vref) 사이에 접속된 제1 저항기(R1)는 제1 트랜지스터(Q1)의 바이어스 전류를 설정하는데 사용된다. 전력 증폭기(PA)와 제1 및 제2 트랜지스터들(Q1, Q2) 사이의 노드(N1)와 접지에 접속된 제2 저항기(R2)는 브레이크다운(breakdown)을 증대(enhancement)시키는데 사용된다. 회로(20)는 또한 RF 차단 저항기(Rb) 및 RF 분리 캐패시터(C1)를 구비한다. 차단 저항기(Rb) 및 분리 캐패시터(C1)는 RF 신호들이 바이어스 회로에 들어가지 못하게 한다. 제1 및 제2 설정 저항기들(RS1, RS2)은 RF PA 단과 전류 미러 회로 사이에 누설되는 전류에 의해 야기되는 어떤 전압차를 설정하는데 사용된다. 제2의 종래의 전력 증폭기 회로(20)가 온도 및 공정 변동에 대해 어느 정도의 보상을 제공할지라도, 회로(20)는 온도에 대한 전류 변동들을 보상하고, 고 RF 구동에서 바이어스가 되지 않는 효과를 극복하는데 충분한 능력이 없다. 또한, 제2 저항기(R2)는 모든 동작들에 대해 매우 많은 량의 전류를 소비하다.

본 발명의 목적은 온도 및 전력 변동에 대해 양호한 보상을 제공하는 전력 증폭기용의 능동 바이어스 회로를 제공하는 것이다.

발명의 개요

전력 증폭기용의 능동 바이어스 회로를 제공하기 위해서, 본 발명은 전력 증폭기에 접속되는 능동 바이어스 회로를 제공한다. 능동 바이어스 회로는 넓은 온도 범위에 걸쳐, 전력 증폭기에 대해 DC 대기 전류를 일정한 값으로 유지하기 위해 전력 증폭기에 접속된 제1 및 제2 전류미러 회로들을 포함한다. 전력 증폭기는 제2 전류미러 회로의 요소이다. 온도 보상 회로는 온도보상을 제공하기 위해 제1 전류미러 회로에 접속된다. 제1 기준 전압원은 제1 기준전압(Vref)을 제1 전류미러 회로에 제공하기 위해 온도보상 회로에 의해 제1 전류미러 회로에 접속된다. 전류싱크는 제1 전류미러 회로의 트랜지스터에 접속되고 전압원 조정 회로는 제1 전류미러 회로에 제공되는 전압을 설정하기 위해 제1 전류미러 회로에 접속된다.

또 다른 실시예에서, 본 발명은 넓은 온도 범위에 걸쳐 전력 증폭기의 DC 대기 전류를 일정한 값으로 유지하기 위한 능동 바이어스 회로를 제공한다. 능동 바이어스 회로는 제1 및 제2 전류미러 회로들을 구비한다. 제1 전류미러 회로는 제1 트랜지스터(Q1), 상기 제1 트랜지스터(Q1)의 드레인에 접속된 게이트 및 제1 기준 전압원에 접속되어 제1 기준전압(Vref)를 수신하는 드레인을 구비한 제2 트랜지스터(Q2), 및 제2 기준전압원에 접속되어 제2 기준전압(Vabc)을 수신하는 드레인과 제2 트랜지스터(Q2)의 소스와 제1 트랜지스터(Q1)의 게이트에 접속된 게이트를 구비한 제4 트랜지스터(Q4)를 포함한다. 제2 전류미러 회로는 제4 트랜지스터(Q4), 제1 노드(N1)에서 제2 트랜지스터(Q2)의 소스에 접속된 드레인과 접지에 접속된 소스를 구비한 제3 트랜지스터(Q3), 및 제3 기준 전압원에 접속되어 제3 기준전압(Vdd)를 수신하는 드레인, 접지에 접속된 소스, 및 제2 노드에서 제3 트랜지스터(Q3)의 게이트에 접속된 게이트를 구비한 전력 증폭기를 포함한다. 온도 보상회로는 제1 저항기(R1) 및 제2 저항기(R2)를 포함한다. 제1 저항기(R1)는 제1 기준 전압원에 접속된 제1 단자 및 제2 트랜지스터(Q2)의 드레인에 접속된 제2 단자를 구비한다. 제2 저항기(R2)는 제1 저항기(R1)의 제2 단자에 접속된 제1 단자 및 제1 트랜지스터(Q1)의 드레인에 접속된 제2 단자를 구비한다. 전압원 조정회로는 제1 트랜지스터(Q1)의 소스와 접지 사이에 접속된 설정 저항기(Rset)를 포함한다.

본 발명의 바람직한 실시예의 다음의 상세한 설명만이 아니라 전술한 요약은 첨부한 도면에 관련하여 읽었을 때 보다 잘 이해될 것이다. 본 발명의 예시 목적상, 본 바람직한 실시예들을 도면들에 도시하였다. 그러나 본 발명은 도시된 정밀한 구성 및 수단들로 한정되는 것은 아님을 알아야 한다.

도 1은 제1 종래의 전력 증폭기 회로의 개략적인 회로도.

도 2는 제2 종래의 전력 증폭기 회로의 개략적인 회로도.

도 3은 본 발명의 실시예에 따른 능동 바이어스 회로의 개략적인 블록도.

도 4는 본 발명에 따른 전력 증폭기 및 능동 바이어스 회로의 개략적인 회로도.

도 5-7은 각각 도 1-2, 도 4의 회로들 대한, 온도에 대한 바이어스 전류, 부하 효과에 대한 바이어스 전압 강하, 및 바이어스 전압 대 기준전압(Vref)를 도시한 그래프.

첨부된 도면을 관련하여 이하 개시되는 상세한 설명은 발명의 본 바람직한 실시예들을 설명하기 위한 것으로, 본 발명이 실시될 수 있는 유일한 형태를 나타내려고 한 것은 아니다. 동일 혹은 동등한 기능들이 본 발명의 사상 및 범위 내에 포함되는 서로 다른 실시예들에 의해 달성될 수 있을 것임을 알 것이다. 도면들에서, 동일 참조부호는 전체를 통해 동일 요소를 나타내는데 사용된다.

이하, 도 3을 참조하면, 본 발명에 따른 능동 바이어스 회로(30)의 개략적인 블록도가 도시되어 있다. 능동 바이어스 회로(30)는 단일 단(stage) 증폭기(도시생략)에 접속된다. 능동 바이어스 회로(30)의 블록의 기능들은 2개의 전류 미러들(32, 34), 하나의 전류 싱크(36), 하나의 전류원(38), 로딩 피드백 네트워크 회로(40), 온도 보상 회로(42), 브레이크다운 전압 증대(enhancement) 회로(44), 안정화 동작 회로(46), 바이어스 전압 범위 조정 회로(48), 및 RF 차단 회로(50)를 포함한다. 이들 블록의 기능들은 공통되는 회로를 공유한다.

제1 및 제2 전류 미러 회로들(32, 34)은 넓은 온도 범위에 걸쳐 증폭기에의 DC 대기 전류를 전반적으로 일정한 값으로 유지시키기 위해 전력 증폭기에 접속된다. 제1 전류 미러 회로(32)는 절대 온도 보완(CTAT; complementary to absolute temperature) 전류 미러이고, 제2 전류 미러 회로(34)는 절대 온도 비례(PTAT; proportional to absolute temperature) 전류 미러이다. 도 4를 참조하여 후술하는 바와 같이, 전력 증폭기는 제2 전류 미러 회로(34)의 요소이다.

온도 보상 회로(42)는 제1 전류 미러 회로(32)에 접속된다. 제1 전류 미러 회로(32)와 온도 보상 회로(42)는 함께하여 전력 증폭기가 이를테면 -30℃ 내지 100℃의 넓은 온도 범위에 걸쳐 동작할 수 있게 온도 보상을 제공한다.

전압원(38)은 제1 전류 미러 회로(32)에 제1 기준전압(Vref)을 제공하는 제1 전류 미러 회로(32)에 접속된다. 전류 싱크(36)는 제1 전류 미러 회로(32)의 트랜지스터에 접속된다. 바이어스 전압원 조정 회로(38)는 제1 전류 미러 회로(32)에 제공되는 전압을 설정하기 위해 제1 전류 미러 회로(32)에 접속된다. 로딩 피드백 네트워크 회로(40)는 제2 전류 미러 회로(34)에 접속된다. RF 차단 회로(50)는 전력 증폭기와, 제1 및 제2 전류 미러 회로들(32, 34)에 접속된다. 안정화 동작 회로(46)은 제1 및 제2 전류 미러 회로들(32, 34)의 동작들을 안정화시키기 위해 이들에 접속된다. 로딩 피드백 네트워크(40)는 RF 구동 상태하에서 전력 증폭기에의 전류 공급을 관리하기 위해 설치된다. 브레이크다운 전압 증대 회로(44)는 전력 증폭기의 드레인 전압이 증가할 때 전력 증폭기의 바이어스 전압이 전력 증폭기의 브레이크다운 전압에 도달하게 전력 증폭기의 브레이크다운 전압을 증가시키기 위해 설치된다.

이하, 도 4를 참조하면, 능동 바이어스 회로(30)의 본 바람직한 실시예의 개략적인 회로도가 도시되어 있다. 능동 바이어스 회로(30)는 전력 증폭기의 DC 대기 전류를 넓은 온도 범위에 걸쳐 일정한 값으로 유지시킬 수 있다.

제1 전류 미러 회로(32)는 제1 트랜지스터(Q1), 제2 트랜지스터(Q2) 및 제4 트랜지스터(Q4)를 구비한다. 제1 트랜지스터(Q1)는 소스, 드레인 및 게이트를 갖고 있다. 제2 트랜지스터(Q2)의 게이트는 제1 트랜지스터(Q1)의 드레인에 접속되고, 소스는 제1 노드(N1)에서 제1 트랜지스터(Q1)의 게이트에 접속되고, 드레인은 제1 기준전압(Vref)을 받는 제1 기준 전압원에 접속된다. 제4 트랜지스터(Q4)의 드레인은 제2 기준전압(Vabc)을 받는 제2 기준 전압원에 접속되고, 게이트는 제1 노드(N1)에서 제2 트랜지스터(Q2)의 소스와 제1 트랜지스터(Q2)의 게이트에 접속된다. 제1 기준 전압원에 의해 제공되는 제1 기준전압(Vref)은 전력 증폭기(PA)를 바이어스하는데 사용되는 것인 전압(Vbias)를 생성하여 출력시키는데 사용되는 조절된 전압(regulated voltage)이다. 제2 기준 전압원은 RF 구동상태에서 전력 증폭기(PA)에 전류를 공급하는데 사용되는 제2 기준 전압(Vabc)를 공급한다. 제1 기준전압(Vref)는 일정한 값이거나 가변값이고 제2 기준전압(Vabc)은 일정한 값인 것이 바람직하다.

제2 전류 미러 회로(34)는 또한 3개의 트랜지스터들, 즉 제4 트랜지스터(Q4), 전력 증폭기(PA), 및 제3 증폭기(Q3)를 구비한다. 제3 트랜지스터(Q3)의 드레인은 제1 노드(N1)에 접속되고, 소스는 접지에 접속되고 게이트는 제2 노드(N2)에서 전력 증폭기(PA)의 게이트에 접속된다. 전력 증폭기(PA)는 제3 기준전압원에 접속되어 제3 기준전압(Vdd)을 받는 드레인과, 접지에 접속된 소스를 구비한다. 제4 트랜지스터(Q4)는 제1 및 제2 전류미러 회로들(32, 34)에 의해 공유되는 것에 유의한다.

온도 보상회로(42)는 제1 전류미러 회로(32)에 접속된다. 온도 보상 회로(42)는, 제1 기준전압원에 접속된 제1 단자와 제2 트랜지스터(Q2)의 드레인에 접속된 제2 단자를 구비한 제1 저항기(R1)를 포함한다. 제2 저항기(R2)의 제1 단자는 제1 저항기(R1)의 제2 단자에 접속되고 제2 단자는 제1 트랜지스터(Q1)의 드레인에 접속된다. 제1 및 제2 저항기들(R1, R2)은 단일 기판 상에 다른 회로 성분들과 일체로 되거나 이들 다른 회로 성분들에 외부에 있을 수 있다.

전류 싱크(36)는 제2 트랜지스터(Q2)에 대한 전류 싱크인 제3 트랜지스터(Q3)를 포함한다. 전압원 조정 회로(38)는 제1, 제2 및 제3 트랜지스터들(Q1, Q2, Q3)과, 제1 트랜지스터(Q1)의 소스와 접지 사이에 접속된 설정 저항기(Rset)로 형성된다.

로딩 피드백 네트워크 회로(40)는 제2 전류 미러 회로(34)에 접속된다. 로딩 피드백 네트워크 회로(40)는, 제2 노드(N2)에서 전력 증폭기(PA)의 게이트에 접속된 제1 단자 및 제3 트랜지스터(Q3)의 게이트에 접속된 제2 단자를 구비한 피드백 저항기(Rf)를 포함한다. 피드백 캐패시터(Cf)는 피드백 저항기(Rf)의 제2 단자 와 접지 사이에 접속된다.

브레이크다운 전압 증대 회로(44)는 제4 트랜지스터(Q4)의 소스와 접지 사이에 직렬로 접속된 제1 및 제2 브레이크다운 전압 저항기들(Rbr1, Rbr2)을 포함한다. 제3 노드(N3)는 제4 트랜지스터(Q4)의 소스와 제1 브레이크다운 전압 저항기(Rbr1)의 단자와의 접속에서 형성된다. 제4 노드(N4)는 제1 브레이크다운 전압 저항기(Rrb1)와 제2 브레이크다운 전압 저항기(Rrb2) 간 접속점에서 형성된다. 브레이크다운 전압 트랜지스터(QBR)의 드레인은 제3 노드(N3)에서 제4 트랜지스터(Q4)의 소스와 제1 브레이크다운 전압 저항기(Rbr1)에 접속되고, 소스는 접지에 접속되고, 게이트는 제4 노드(N4)에서 제1 및 제2 브레이크다운 저항기들(Rbr1, Rbr2)에 접속된다.

RF 차단 회로(50)는, 제2 노드(N2)에 접속된 제1 단자와 제3 노드(N3)에 접속딘 제2 단자를 구비한 RF 차단 저항기(Rb)를 포함한다. 특히, RF 차단 저항기(Rb)는 전력 트랜지스터(PA)의 게이트와 제4 트랜지스터(Q4)의 소스와 브레이크다운 전압 트랜지스터(QBR)의 드레인 사이에 접속된다.

바이어스 전압 조정회로(48)는 제1 트랜지스터(Q1)의 소스와 접지 사이에 접속된 설정 저항기(Rset)를 포함한다.

안정화 동작 회로(46)는 하나 이상의 밀러 캐패시터들(Miller capacitors)을 포함할 수 있다. 그러나, 본 바람직한 실시예에서, 안정화 동작 회로(46)는 복수의 저항기들을 포함한다. 특히, 안정화 동작 회로(46)는, 제1 노드(N1)에 접속된 제1 단자와 제1 트랜지스터(Q1)의 게이트에 접속된 제2 단자를 구비한 제1 안정화 저항기(RS1)를 포함한다. 제2 안정화 저항기(RS2)의 제1 단자는 제2 트랜지스터(Q2)의 게이트에 접속되고 제2 단자는 제1 트랜지스터(Q1)의 드레인과 제2 저항기(R2)의 제2 단자 간 접속에 의해 형성되는 제5 노드(N5)에 접속된다. 제3 안정화 저항기(RS3)의 제1 단자는 제3 트랜지스터(Q3)의 게이트에 접속되고 제2 단자는 제6 노드(N6에 접속된다. 제6 노드(N6)는 피드백 저항기(Rf)의 제2 단자와 피드백 캐패시터(Cf) 사이에 놓여 있다. 제4 안정화 저항기(RS4)의 제1 단자는 제1 노드(N1)에 접속되고 제2 단자는 제4 트랜지스터(Q4)의 게이트에 접속된다.

능동 바이어스 회로(30)는, 제3 노드(N3)에 접속된 제1 단자와 접지에 접속된 제2 단자를 구비한 캐패시터(CRF)를 또한 구비한다. 능동 바이어스 회로(30)를 형성하는데 사용되는 트랜지스터들은 전계 효과 트랜지스터들(FET)일 수 있다. 그러나 본 바람직한 실시예에서, GaAs 인핸스드-모드 이종접합 FET가 사용된다. FET들은 BJT들 혹은 어떤 인핸스드 모드 디바이스들로 바로 대치될 수 있다.

이제 능동 바이어스 회로(30)의 동작을 기술하도록 하겠다. 제1 기준 전압(Vref) 및 제2 기준 전압(Vabc)이 인가될 때, 제2 노드(N2)에서의 전압인 바이어스 전압(Vbias)은 제1 및 제2 저항기들(R1, R2) 및 설정 저항기(Rset)에 의해 결정된 값을 갖는다. 바이어스 전압(Vbias)은 전력 증폭기(PA)의 원하는 DC 대기 전류를 설정할 것이다. 바이어스된 전류량은 제3 트랜지스터(Q3)의 드레인 전류에 비례한다.

예시의 목적으로, 능동 바이어스 회로(30)의 동작들을 설명하기 위해 FET의 1차 모델을 사용한다. 모든 FET들은 환경이 변할 때 포화 영역들에 있는 것으로 가정한다. 1차 모델은 다음과 같이 기술된다.

여기서, Id는 드레인 전류.

K는 공정 관련 파라미터.

Vgs는 게이트와 소스간 전압.

Vth는 임계 전압.

λ는 채널 변조 파라미터.

Vds는 드레인과 소스간 전압.

그러므로 다음이 얻어진다.

또한, IR2가 도출될 수 있다.

경우 1. 온도 변동

주변온도가 증가할 때, 제3 트랜지스터(Q3)의 임계 전압(Vth)이 감소한다. 수학식(2)로부터, 임계 전압(Vth)이 감소할 때, Id3(즉, 제3 트랜지스터(Q3)의 드레인 전류)가 증가하고, 이에 따라 Id2도 증가한다. Id2가 증가할 때, Vd2가 감소된다. 수학식(4)로부터, Vd2가 감소하고, 제2 저항기(R2)를 통하는 전류(IR2)가 감소한다. 그러므로, 온도에 대한 임계전압(Vth)의 변동은 PTAT 전류원(Id2) 및 CTAT 전류원(IR2)을 발생시킬 것이다. 온도가 증가할 때, Id2(PTAT 전류원)이 증가하고, 이에 따라, IPA가 Id2의 미러이므로, 전력 증폭기(PA)를 통하는 전류(IPA)가 증가한다. Id2의 온도 변화에 기인한 IPA의 온도변화는 다음과 같이 기술될 수 있다.

여기서, n은 전력 증폭기(PA)와 제3 트랜지스터(Q3)와의 총 게이트-폭 비 이다.

온도가 증가할 때, IR2(CTAT 전류원)이 감소하고, 이에 따라, Id4가 IR2의 미러이므로 Id4가 감소한다. Id4의 온도변화는 다음과 같이 기술될 수 있다.

여기서 m은 Q4와 Q1과의 총 게이트-폭 비 이다.

또한, IR2의 온도변화에 기인한 IPA의 온도변화는 IR2의 함수로서 유도될 수 있다. 식은 다음과 같다.

이상의 분석에 근거하여, 전력 증폭기(PA)의 바이어스 전류는 온도에 대해 IPA^PTAT 및 IPA^CTAT 양자에 의해 조정될 수 있다. IPA 특성에 관한 R1 변동과 R2 변동의 조합들을 표 1에 열거하였다.

온도 보상 IPA	R2 증가	R2 감소
R1 증가	CTAT	PTAT 및 CTAT
R1 감소	PTAT 및 CTAT	PTAT

표 1

경우 2. 부하 조절

RF 구동 전력이 증가할 때, 게이트 전류가 증가하여(즉, 셀프 바이어스 효과), RF 차단 저항기(Rb)에 전압 강하를 야기시킨다. 이러한 바이어스를 없애는 효과는 전력 증폭기(PA)의 트랜스듀서 이득(transducer gain)을 저하시켜, 저 포화 출력 전력 및 PAE로 된다. RF 차단 저항기(Rb)에 걸린 전압은 Vgs3을 강하시킬 것이다. 수학식(1)로부터, Vgs3의 강하는 Id2 전류를 낮추게 될 것이고, 이에 따라, Vd2가 증가하여, IR2가 증가하게 된다. IR2가 증가할 때, VRset 및 ID4 모두 증가하고, 이에 따라, Vset가 증가하여 ID4를 더욱 증가시킬 것이다. Vset는 제1 노드(N1)에서의 전압이다. 증가된 Id4는 바이어스 전압(Vbias)을 상승시킬 것이므로 Rf 차단 저항기(Rb)의 전압 강하를 보상할 것이다.

경우 3. 공정 변동

전류 Id의 변동은 K, λ변동보다 Vth 변동에 더욱 민감하기 때문에, 분석을 위해서 K 및 λ는 일정하고, Vth는 전형적인 값보다 낮은 값을 갖는 것으로 가정한다. Vth가 공정 변동에 기인하여 전형적인 값보다 낮은 값을 갖는다면, Id2는 전형적인 값보다 높을 것이고, 이에 따라 Vd2는 전형적인 값보다 낮은 값을 갖는다. 낮은 Vd2는 IR2가 전형적인 값보다 낮은 값을 갖게 할 것이며, Id4는 전형적인 값보다 낮은 값을 가질 것이다. Id4가 낮을 때, 바이어스 전압(Vbias)도 낮아진다. 바이어스 전압(Vbias)은 낮은 Vth에선 전형적인 값보다 낮고 보다 높은 Vth인 경우엔 그 반대가 된다. 바이어스 전압(Vbias) 및 임계전압(Vth)은 IPA에 대해 서로 상반되는 효과를 나타내기 때문에, IPA 변동들이 감소될 수 있다.

경우 4. 브레이크다운 전압 증대 네트워크

전력 증폭기(PA)의 드레인 전압이 브레이크다운 전압에 도달하였을 때, QBR이 턴 온 되어 단락(short) 혹은 낮은 값의 저항기처럼 수행할 것이며, 이는 전력 증폭기(PA)의 브레이크다운 전압을 증가시킬 것이다. 또한, 정상 동작 상태 하에서, 네트워크는 DC 전력을 소비함이 없이 개-루프(open loop)처럼 수행한다.

이하, 도 5를 참조하면, 동작 온도에 대한 바이어스 전류의 그래프가 도시되어 있다. 그래프는 제1 종래기술의 회로(10)에 대한 슬로프(A1), 제2 종래기술의 회로(20)에 대한 슬로프(B1), 및 본 발명의 능동 바이어스 회로(30)에 대한 슬로프(C1)를 포함한다. 알 수 있는 바와 같이, 능동 바이어스 회로(30)에 의해 전력 증폭기(PA)에 제공되는 전류는 -30℃ 내지 100℃의 온도 범위에 걸쳐 약 200mA로 비교적 일정하다. 반대로, 제1 및 제2 종래기술의 회로들(10, 20)에 의해 제공되는 전류는 동작온도 변화에 따라 크게 변한다. 특히, 종래기술의 회로들(10, 20)는 -30℃ 내지 100℃의 온도범위에 대해 ±24% 바이어스 전류 변화를 보이는 반면, 능동 바이어스 회로(30)는 동일 온도 범위에 대해 ±1% 내로 변화를 제어한다.

능동 바이어스 회로(30)는 종래기술의 회로들(10, 20)에 비해 로딩 효과에 대해 우수한 성능을 갖는다. 능동 바이어스 회로(30)는 부하가 대량의 전류를 끌어낼 때의 전압강하를 보상한다. 도 6은 능동 바이어스 회로(30)에 대한 제2 노드(N2)에서의 전압인 바이어스 전압 대 부하 저항의 그래프이다. 그래프는 제1 종래기술의 회로(10)에 대한 슬로프(A2), 제2 종래기술의 회로(20)에 대한 슬로프(B2), 및 본 발명의 능동 바이어스 회로(30)에 대한 슬로프(C2)를 포함한다. 쉽게 명백한 바와 같이, 바이어스 전압 변화는 종래기술의 회로들에 비해 능동 바이어스 회로(30)에서 훨씬 낮다. 즉, 도 6에 도시한 바와 같이, 종래기술의 회로들(10, 20)은 Rb=10 Ohm 및 부하 저항=50 Ohm에 대해 18% 이상의 전압변화를 갖는 반면, 본 발명의 능동 바이어스 회로(30)는 동일 구성에 대해 9% 미만의 전압변화를 갖는다.

전력 증폭기(PA)의 과다 드레인 전압이 있을 때 능동 바이어스 회로(30)가 DC 게이트 저항을 동적으로 조정하여, 과다 드레인 전압에서 전력 증폭기(PA)가 낮은 게이트 저항이 갖게 하여 브레이크다운 전압을 증가시키고 드레인과 소스간 전압에 대해 드레인 변동을 감소시키기 때문에, 능동 바이어스 회로(30)는 종래기술의 회로들(10, 20)보다 높은 브레이크다운 전압을 갖는다. 브레이크다운 전압 증 가와 드레인과 소스간 전압에 대한 드레인 전류의 변동 감소로 전력 증폭기(PA)의 PAE 및 포화 출력 전력이 향상된다.

이하, 도 7을 참조하면, 바이어스 전압(Vbias) 대 Vref의 슬로프는 종래기술의 회로들(10, 20)에 비해 능동 바이어스 회로(30)에서 훨씬 매끄럽다. 도 7은 바이어스 전압 대 기준전압(Vref)의 그래프이고 제1 종래기술의 회로(10)에 대한 슬로프(A3), 제2 종래기술이 회로(20)에 대한 슬로프(B3) 및 능동 바이어스 회로(30)에 대한 슬로프(C3)를 포함한다. 보다 매끄러운 슬로프의 바이어스 전압(Vbias)을 제공하는 것은 출력 전력의 게이트 제어를 사용하는 GSM 전력 증폭기들에 중요한 특징이 될 수 있고, 이것은 딥 서브 임계(deep sub-threshold) 바이어스 범위에서 최고속의 출력 전력을 제공한다. 능동 바이어스 회로(30)를 사용하여, GSM 전력 증폭기(PA)의 전력 제어 회로(예를 들면, 가변 감쇄기)를 제거할 수 있어 비용이 절약된다.

명백한 바와 같이, 본 발명은 전력 증폭기용의 능동 바이어스 회로를 제공한다. 능동 바이어스 회로는 CDMA 및 TDMA 전력 증폭기들처럼 선형 애플리케이션과 GSM 및 아날로그 전력 증폭기들처럼 포화 애플리케이션들 양자에 사용될 수 있다. 능동 바이어스 회로는 다중 모드 및 다중 대역 셀룰러 전화들에 적합하다. 이해되는 바와 같이, 능동 바이어스 회로는 간단한 온도보상 방식, 부하 조절 능력, 및 브레이크다운 전압 증대를 갖는다. 또한, 능동 바이어스 회로는 집적회로로 쉽게 구현되고, 다양한 디바이스 유형들 및 기술들, 이를테면, FET들, BJT들, HBT들, 및 LDMOS 등을 사용하여 구현될 수도 있다. 그러나, 이 발명은 개시된 특정의 실시예 들로 한정되는 것이 아니라 첨부한 청구범위에 의해 정해진 본 발명의 사상 및 범위 내의 수정예를 포괄함을 알 것이다.

Claims (24)

1. 전력 증폭기에 접속되는 능동 바이어스 회로에 있어서,

   상기 전력 증폭기에의 DC 대기 전류(quiescent current)를 넓은 온도 범위에 걸쳐 전반적으로 일정한 값으로 유지시키기 위해 상기 전력 증폭기에 접속된 제1 및 제2 전류 미러 회로들로서, 상기 전력 증폭기는 상기 제 2 전류 미러 회로의 요소인, 상기 제 1 및 제 2 전류 미러 회로;

   온도 보상을 제공하기 위해 상기 제1 전류 미러 회로에 접속된 온도 보상 회로;

   제1 기준전압(Vref)을 상기 제1 전류 미러 회로에 제공하기 위해 상기 온도 보상 회로를 경유하여 상기 제1 전류 미러 회로에 접속된 제1 기준 전압원;

   상기 제1 전류 미러 회로의 트랜지스터에 접속된 전류 싱크; 및

   상기 제1 전류 미러 회로에 제공되는 전압을 설정하기 위해 상기 제1 전류 미러 회로에 접속된 전압원 조정 회로를 포함하고,

   상기 제1 전류 미러 회로는,

   소스, 드레인, 및 게이트를 구비한 제1 트랜지스터;

   상기 제1 트랜지스터의 상기 드레인에 접속된 게이트, 및 제1 노드에서 상기 제1 트랜지스터의 상기 게이트에 접속된 소스를 구비한 제2 트랜지스터; 및

   제2 기준 전압원에 접속되어 제2 기준전압(Vabc)을 수신하는 드레인, 접지에 접속된 소스, 및 상기 제1 노드에서 상기 제2 트랜지스터의 상기 소스와 상기 제1 트랜지스터의 상기 게이트에 접속된 게이트를 구비한 제4 트랜지스터를 포함하는, 능동 바이어스 회로.
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3. 삭제
4. 삭제
5. 제1항에 있어서,

   상기 제2 전류 미러 회로는,

   상기 제4 트랜지스터;

   상기 제1 노드에 접속된 드레인, 상기 접지에 접속된 소스 및 제2 노드에서 상기 전력 증폭기의 게이트에 접속된 게이트를 구비한 제3 트랜지스터; 및

   제3 기준 전압원에 접속되어 제3 기준전압(Vdd)을 수신하는 드레인 및 상기 접지에 접속된 소스를 구비하는 상기 전력 증폭기를 포함하는, 능동 바이어스 회로.
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14. 삭제
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18. 전력 증폭기 DC 대기 전류를 넓은 온도 범위에 걸쳐 일정한 값으로 유지시키기 위한 능동 바이어스 회로에 있어서,

    제1 트랜지스터, 상기 제1 트랜지스터의 드레인에 접속된 게이트와, 제1 기준전압원에 접속되어 제1 기준전압(Vref)를 수신하는 드레인을 구비한 제2 트랜지스터, 및 제2 기준 전압원에 접속되어 제2 기준전압(Vabc)을 수신하는 드레인과, 상기 제2 트랜지스터의 소스와 상기 제1 트랜지스터의 게이트에 접속된 게이트를 구비한 제4 트랜지스터를 포함하는 제1 전류 미러 회로;

    제4 트랜지스터, 제1 노드에서 상기 제2 트랜지스터의 소스에 접속된 드레인과, 접지에 접속된 소스를 구비한 제3 트랜지스터, 및 제3 기준전압원에 접속되어 제3 기준전압(Vdd)을 수신하는 드레인과, 상기 접지에 접속된 소스와, 제2 노드에서 상기 제3 트랜지스터의 게이트에 접속된 게이트를 구비한 전력 증폭기를 포함하는 제2 전류 미러 회로;

    상기 제1 기준 전압원에 접속된 제1 단자와 상기 제2 트랜지스터의 드레인에 접속된 제2 단자를 구비한 제1 저항기(R1), 및 상기 제1 저항기(R1)의 제2 단자에 접속된 제1 단자와 상기 제1 트랜지스터의 드레인에 접속된 제2 단자를 구비한 제2 저항기(R2)를 포함하는 온도 보상 회로; 및

    상기 제1 트랜지스터의 소스와 상기 접지 사이에 접속된 설정 저항기(Rset)를 포함하는 전압원 조정 회로를 포함하는, 능동 바이어스 회로.
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