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KR100824846B1 - 플라즈마 표시 장치 및 그 구동 방법 - Google Patents

플라즈마 표시 장치 및 그 구동 방법 Download PDF

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KR100824846B1
KR100824846B1 KR1020060117890A KR20060117890A KR100824846B1 KR 100824846 B1 KR100824846 B1 KR 100824846B1 KR 1020060117890 A KR1020060117890 A KR 1020060117890A KR 20060117890 A KR20060117890 A KR 20060117890A KR 100824846 B1 KR100824846 B1 KR 100824846B1
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transistor
inductor
electrodes
electrode
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삼성에스디아이 주식회사
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Abstract

본 발명은 트랜지스터의 하드 스위칭을 최소화할 수 있는 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
본 발명에 따른 플라즈마 표시 장치는 복수의 제1 전극에 연결된 인덕터와; 상기 복수의 제1 전극과 인덕터의 접점과, 제1 전압을 공급하는 제1 전원 사이에 연결된 제1 트랜지스터와; 상기 복수의 제1 전극과 인덕터의 접점과, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결된 제2 트랜지스터와; 제3 전압을 공급하는 제3 전원과 상기 인덕터 사이에 연결된 제3 트랜지스터와; 상기 제3 트랜지스터와 병렬로 연결된 제4 트랜지스터와; 상기 제2 전원과 상기 복수의 제1 전극 사이에 연결되어 상기 인덕터에 충전된 전압을 방전시키는 방전 경로를 형성하는 방전부를 구비하는 것을 특징으로 한다.

Description

플라즈마 표시 장치 및 그 구동 방법{PLASMA DISPLAY DEVICE AND DRIVING METHOD THEREOF}
도 1은 본 발명에 따른 플라즈마 표시 장치를 나타내는 블럭도이다.
도 2는 본 발명에 따른 서브필드 배열을 나타내는 도면이다.
도 3은 본 발명에 따른 플라즈마 표시 장치의 구동 파형을 나타내는 도면이다.
도 4는 도 3에 도시된 서스테인 펄스를 생성하는 서스테인 펄스 생성부를 나타내는 회로도이다.
도 5는 도 4에 도시된 서스테인 펄스를 다수의 구간으로 구분하고, 각 구간별 트랜지스터의 타이밍을 도시한 도면이다.
도 6a 내지 도 6e는 도 5에 도시된 각 구간에서의 전류 경로를 나타내는 도면이다.
<도면의 주요부분에 대한 부호의 간단한 설명>
102 : 스캔 구동부 104 : 어드레스 구동부
106 : 플라즈마 표시 패널 108 : 서스테인 구동부
110 : 제어부
본 발명은 플라즈마 표시 장치 및 그 구동 방법에 관한 것으로, 특히 트랜지스터의 하드 스위칭을 최소화할 수 있는 플라즈마 표시 장치 및 그 구동 방법에 관한 것이다.
플라즈마 표시 장치는 기체 방전에 의해 생성된 플라즈마를 이용하여 문자 또는 영상을 표시하는 플라즈마 표시 패널(Plasma Display Panel; PDP)을 이용한 표시 장치이다. 이를 위해, 플라즈마 표시 장치는 화상을 구현하는 플라즈마 표시 패널과, 플라즈마 표시 패널을 구동하기 위한 다수의 구동 회로부를 포함한다.
이러한 플라즈마 표시 장치의 표시 패널은 한 프레임이 각각의 가중치를 가지는 복수의 서브필드로 분할되어 구동된다. 각 서브필드의 어드레스 기간 동안에는 발광 셀과 비발광 셀이 선택되고, 서스테인 기간 동안에는 실제로 영상을 표시하기 위해 발광 셀에 대하여 서스테인 방전이 수행된다. 그리고 셀이 발광하는 서브필드의 가중치의 조합에 의해 계조가 표현된다.
여기서, 서스테인 방전을 위해 서스테인 펄스가 인가되는 전극은 그 서스테인 펄스가 인가되는 다른 전극과 함께 용량성 부하로 작용한다. 그러므로, 서스테인 펄스를 전극에 인가하기 위해서는 서스테인 방전을 위한 전력 이외에 전하 주입 용 무효 전력이 필요하다. 따라서, 서스테인 방전 회로에는 무효 전력을 회수하여 재사용하는 전력 회수 회로가 사용된다.
이 전력 회수 회로는 인덕터를 이용하여 서스테인 펄스의 하이 레벨 전압까지 상승시킬 수 있지만 서스테인 펄스의 로우 레벨 전압까지 하강시 인덕터에 전압이 충전된다. 인덕터에 충전된 전압은 접지단자와 연결된 트랜지스터를 통해 접지 전압으로 유기된다. 이에 따라, 접지단자와 연결된 트랜지스터는 서스테인 펄스의 하강시 인덕터에 충전된 전압만큼 하드 스위칭하게 된다. 특히, 최근에는 무효 전력을 최소화하기 위해 전력 회수율이 점점 높아짐에 따라서 인덕터에 충전된 전압도 높아져 접지단자와 연결된 트랜지스터의 하드 스위칭이 심해지고 있다. 이러한 하드 스위칭에 의해 소비 전력의 증가와 트랜지스터의 열 스트레스가 증가되어 트랜지스터의 파손을 야기되며, 전자파 간섭(electro-magnetic interference, EMI)이 많이 발생하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 트랜지스터의 하드 스위칭을 최소화할 수 있는 플라즈마 표시 장치 및 그 구동 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플라즈마 표시 장치는 복수의 제1 전극에 연결된 인덕터와; 상기 복수의 제1 전극과 인덕터의 접점과, 제 1 전압을 공급하는 제1 전원 사이에 연결된 제1 트랜지스터와; 상기 복수의 제1 전극과 인덕터의 접점과, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결된 제2 트랜지스터와; 제3 전압을 공급하는 제3 전원과 상기 인덕터 사이에 연결된 제3 트랜지스터와; 상기 제3 트랜지스터와 병렬로 연결된 제4 트랜지스터와; 상기 제2 전원과 상기 복수의 제1 전극 사이에 연결되어 상기 인덕터에 충전된 전압을 방전시키는 방전 경로를 형성하는 방전부를 구비하는 것을 특징으로 한다.
여기서, 상기 방전부는 상기 복수의 제1 전극과 연결되어 상기 인덕터에 충전된 전압의 흐름을 제어하는 제5 트랜지스터와; 상기 제5 트랜지스터와 상기 제2 전원 사이에 연결된 캐패시터와; 상기 캐패시터와 병렬로 연결된 저항을 더 포함하는 것을 특징으로 한다.
이 때, 제5 트랜지스터는 상기 제2 트랜지스터가 턴온되기 전에 턴온되는 것을 특징으로 한다.
한편, 상기 제3 트랜지스터가 턴온되어 상기 제1 전극의 전압이 상승되고, 상기 제1 트랜지스터가 턴온되어 상기 제1 전극에 제1 전압이 인가되고, 상기 제4 트랜지스터가 턴온되어 상기 제1 전극의 전압이 하강하고, 상기 제5 트랜지스터가 턴온되어 상기 인덕터에 충전된 전압이 방전되고, 상기 제2 트랜지스터가 턴온되어 상기 제1 전극에 상기 제2 전압이 인가되는 것을 특징으로 한다.
또한, 상기 제3 전원은 상기 제3 및 제4 트랜지스터의 접점에 양극이 연결된 캐패시터를 포함하는 것을 특징으로 한다.
한편, 상기 인덕터와 상기 제3 트랜지스터 사이에 연결되어 상기 제1 전극의 전압이 상승하도록 전류의 방향을 결정하는 제1 다이오드와; 상기 인덕터와 상기 제4 트랜지스터 사이에 연결되어 상기 제1 전극의 전압이 하강하도록 전류의 방향을 결정하는 제2 다이오드를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제2 전압은 접지 전압인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 플라즈마 표시 장치의 구동 방법은 인덕터를 통해 상기 복수의 제1 전극의 전압을 상승시키는 단계와; 제1 전원의 제1 전압을 상기 복수의 제1 전극에 인가하는 단계와; 상기 인덕터를 통해 상기 복수의 제1 전극의 전압을 하강시키는 단계와; 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 복수의 제1 전극 사이에 연결된 방전부를 이용하여 상기 인덕터에 충전된 전압을 방전시키는 단계와; 상기 제2 전압을 상기 복수의 제1 전극에 인가하는 단계를 포함하는 것을 특징으로 한다.
구체적으로, 상기 인덕터에 저장된 전압을 방전시키는 단계는 상기 인덕터와 상기 복수의 제1 전극의 접점 사이에 연결된 트랜지스터를 턴온하는 단계와; 상기 트랜지스터를 통해 공급되는 상기 인덕터에 충전된 전압이 캐패시터에 충전되는 단계와; 상기 캐패시터에 충전된 전압이 방전저항을 통해 소모되는 단계를 포함하는 것을 특징으로 한다.
상기 기술적 과제 외에 본 발명의 다른 기술적 과제 및 이점들은 첨부 도면을 참조한 본 발명의 바람직한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 본 발명의 바람직한 실시 예를 도 1 내지 도 6e를 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 플라즈마 표시 장치를 나타내는 블럭도이다.
도 1을 참조하면, 본 발명에 따른 플라즈마 표시 장치는 화상이 구현되는 플라즈마 표시 패널(106)과, 플라즈마 표시 패널(106)의 어드레스 전극들(A1 내지 Am)에 데이터를 공급하기 위한 어드레스 구동부(104)와, 스캔 전극들(Y1 내지 Yn)을 구동하기 위한 스캔 구동부(102)와, 서스테인 전극들(X1 내지 Xn)을 구동하기 위한 서스테인 구동부(108)와, 각 구동부(102,104,108)를 제어하는 제어부(110)를 구비한다.
플라즈마 표시 패널(106)은 매트릭스 형태로 배열된 다수의 방전셀들을 이용하여 화상을 표시한다. 방전셀은 열방향으로 신장된 다수의 어드레스 전극(A1 내지 Am)과, 행방향으로 신장된 다수의 스캔 전극(Y1 내지 Yn)과, 스캔 전극(Y1 내지 Yn)과 쌍을 이루면서 행방향으로 신장된 다수의 서스테인 전극(X1 내지 Xn)으로 구성된다. 여기서, 어드레스 전극(A1 내지 Am)은 스캔 전극(Y1 내지 Yn)과 서스테인 전극(X1 내지 Xn)과 교차하도록 형성된다.
제어부(110)는 한 프레임을 복수의 서브필드로 분할하여 구동하며, 각 서브필드는 시간적인 동작 변화로 표현하면 리셋 기간, 어드레스 기간 및 서스테인 기간으로 이루어진다. 그리고, 제어부(110)는 수직/수평 동기신호를 입력받아 각 구동부(102,104,108)에 필요한 어드레스 제어 신호, 스캔 제어 신호 및 서스테인 제어 신호를 생성한다. 생성된 제어신호는 해당 구동부(102,104,108)에 공급됨으로 써 제어부(110)는 각 구동부(102,104,108)를 제어하게 된다.
어드레스 구동부(104)는 제어부(110)로부터의 어드레스 제어신호에 응답하여 표시하고자 하는 방전셀을 선택하기 위한 데이터 신호를 각 어드레스 전극(A1 내지 Am)에 공급한다.
스캔 구동부(102)는 제어부(110)로부터 스캔 제어신호에 응답하여 스캔 전극(Y1 내지 Yn)에 구동 전압들을 인가한다.
서스테인 구동부(108)는 제어부(110)로부터 서스테인 제어 신호에 응답하여 서스테인 전극(X1 내지 Xn)에 구동 전압을 인가한다.
도 2는 본 발명에 따른 플라즈마 표시 장치의 화상을 표시하는 단위 프레임을 도시한 도면이다.
도 2에 도시된 바와 같이 화상을 표시하는 단위 프레임은 시분할 계조 표현을 위해 8개의 서브필드(SF1 내지 SF8)로 나뉜다. 각 서브 필드는 리셋 기간(PR1~PR8), 어드레스 기간(PA1~PA8), 서스테인 기간(PS1~PS8)으로 분할된다.
플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 서스테인 기간(PS1∼PS8)의 길이에 비례한다. 단위 프레임에서 차지하는 서스테인 기간(PS1∼PS8)의 길이는 255T(T는 단위 시간)이다. 이때, 제n 서브필드(SFn)의 서스테인 기간(PSn)에는 2n에 상응하는 시간이 각각 설정된다. 이에 따라, 8 개의 서브필드들 중에서 표시될 서브필드를 적절히 선택하면, 어느 서브필드에서도 표시되지 않는 0(영) 계조를 포함하여 모두 256 계조의 표시가 수행될 수 있다.
한편, 도면에서는 단위 프레임을 8개의 서브필드(SF1~SF8)로 나누고, 각 서브필드의 계조 가중치를 제1 서브필드(SF1)부터 제8 서브필드(SF8)까지 1T,2T,...128T 과 같이 할당하였으나, 이는 일예에 불과하며, 이에 한정되지 않는다. 즉, 단위 프레임의 서브필드 수는 8개보다 적거나 많을 수 있으며, 서브필드 별 계조 가중치의 할당도 예시된 것과 달리 설계 사양에 따라 변경할 수 있다.
도 3은 도 2에 도시된 리셋 기간, 어드레스 기간 및 서스테인 기간에 공급되는 구동 파형을 상세히 나타내는 도면이다.
도 3에 도시된 바와 같이 플라즈마 디스플레이 패널(106)은 기본적으로 하나의 서브필드(SF)에서 리셋 기간, 어드레스 기간 및 서스테인 기간이 차례로 수행됨으로써 소정 화상이 표시된다.
리셋 기간의 상승 기간에서는 X 전극을 기준 전압(도 3에서는 0V)로 유지한 상태에서 Y 전극에 전압이 Vs 전압에서 Vset 전압까지 점진적으로 증가된다. 그러면, Y 전극의 전압이 증가하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 미약한 방전, 즉 약방전이 일어나면서, Y 전극에는 (-) 벽 전하가 형성되고 X 및 A 전극에는 (+) 벽 전하가 형성된다.
리셋 기간의 하강 기간에서는 X 전극에 Ve 전압을 인가한 상태에서 Y 전극에 전압이 Vs 전압에서 Vnf 전압까지 점진적으로 감소된다. 그러면 Y 전극의 전압이 감소하는 중에 Y 전극과 X 전극 사이 및 Y 전극과 A 전극 사이에서 약 방전이 일어나면서 Y 전극에 형성된 (-) 벽 전하와 X 전극 및 A 전극에 형성된 (+) 벽 전하가 소거되어 방전 셀이 초기화된다. 일반적으로 (Vnf-Ve) 전압의 크기는 Y 전극과 X 전극 사이의 방전 개시 전압 근처로 설정된다. 그러면 Y 전극과 X 전극 사이의 벽 전압이 거의 0V가 되어, 어드레스 기간에서 어드레스 방전이 일어나지 않은 셀이 서스테인 기간에서 오방전하는 것을 방지할 수 있다.
어드레스 기간에서는 발광할 방전셀을 선택하기 위해서, X 전극에 Ve 전압이 인가된 상태에서, 복수의 Y 전극에 순차적으로 VscL 전압을 가지는 스캔 펄스를 인가한다. 이때, VscL 전압이 인가된 Y 전극과 X 전극에 의해 형성되는 복수의 방전 셀 중에서 발광할 방전셀을 통과하는 A 전극에 Va 전압을 인가한다. 그러면, Va 전압이 인가된 A 전극과 VscL 전압이 인가된 Y 전극 사이 및 VscL 전압이 인가된 Y 전극과 Ve 전압이 인가된 X 전극 사이에서 어드레스 방전이 일어나 Y 전극에 (+) 벽 전하, A 전극 및 X 전극에 각각 (-) 벽 전하가 형성된다. 여기서, VscL 전압은 Vnf 전압과 같거나 낮은 레벨로 설정될 수 있다. 그리고 VscL 전압이 인가되지 않는 Y 전극에는 VscL 전압보다 높은 VscH 전압이 인가되고, 선택되지 않는 방전 셀의 A 전극에는 기준 전압이 인가된다.
한편, 어드레스 기간에서 이러한 동작을 수행하기 위해, 스캔 구동부(102)는 Y 전극(Y1∼Yn) 중 VscL 전압을 가지는 스캔 펄스가 인가될 Y 전극을 선택한다. 예를 들어, 싱글 구동에서는 수직 방향으로 배열된 순서대로 Y 전극을 선택할 수 있다. 그리고 하나의 Y 전극이 선택되는 경우, 어드레스 전극 구동부(104)는 해당 Y 전극에 의해 형성된 방전 셀 중 켜질 방전 셀을 선택한다. 즉, 어드레스 구동부(104)는 A 전극(A1∼Am) 중 Va 전압의 어드레스 펄스가 인가될 셀을 선택한다.
서스테인 기간에서는 Y 전극과 X 전극에 하이 레벨 전압(도 3에서는 Vs 전 압)과 로우 레벨 전압(도 3에서는 0V)을 가지는 서스테인 펄스가 교호적으로 인가되어 켜질 방전 셀의 Y 전극과 X 전극 사이에서 서스테인 방전이 일어난다. 여기서, 서스테인 펄스의 개수는 각 서브필드의 가중치에 맞게 적절하게 선택된다.
도 4는 도 3에 도시된 서스테인 펄스를 생성하기 위한 서스테인 펄스 생성부를 나타내는 회로도이다. 도 4에서 패널 커패시터(Cp)는 X 전극과 Y 전극 사이의 커패시턴스 성분을 등가적으로 나타낸 것이며, 편의상 패널 커패시터(Cp)의 X 전극은 접지 단자에 연결된 것으로 표시하였다.
도 4에 도시된 서스테인 방전 회로는 회수용 캐패시터(Cerc), 인덕터(L), 다수의 트랜지스터(Sr,Sf,Ss,Sg), 다수의 다이오드(Dr,Df) 및 방전부(120)를 포함한다.
회수용 캐패시터(Cerc)는 패널 캐패시터(Cp)에 연결되어 소정 전하를 공급하거나 회수하는 역할을 한다. 이러한 회수용 캐패시터(Cerc)의 음극은 접지단자에 연결되고, 양극은 트랜지스터(Sr)와 트랜지스터(Sf)의 접점에 연결된다.
인덕터(L)는 다이오드(Dr)와 다이오드(Df)의 접점에 일측이 연결되고 패널 캐패시터(Cp)에 타측이 연결된다. 이러한 인덕터(L)는 패널 캐패시터(Cp)와 함께 공진이 발생되도록 한다.
다수의 트랜지스터는 Vs 전압을 공급하는 전원에 드레인이 연결되고 패널 캐패시터(Cp)에 소스가 연결되고 로우 레벨 또는 하이 레벨의 제어 신호가 입력되는 제어 신호 단자에 게이트가 연결된 트랜지스터(Ss)와, 패널 캐패시터(Cp)에 드레인이 연결되고 접지단자에 소스가 연결되고 로우 레벨 또는 하이 레벨의 제어 신호가 입력되는 제어 신호 단자에 게이트가 연결된 트랜지스터(Sg)와, 회수용 캐패시터(Cerc)에 드레인이 연결되고 다이오드(Dr)에 소스가 연결되고 로우 레벨 또는 하이 레벨의 제어 신호가 입력되는 제어 신호 단자에 게이트가 연결된 트랜지스터(Sr)와, 다이오드(Df)에 드레인이 연결되고 회수용 캐패시터(Cerc)에 소스가 연결되고 로우 레벨 또는 하이 레벨의 제어 신호가 입력되는 제어 신호 단자에 게이트가 연결된 트랜지스터(Sf)를 포함한다.
다수의 다이오드(Dr,Df)는 트랜지스터(Sr,Sf) 각각에 연결된 바디 다이오드(도시하지 않음)에 의한 전류 흐름을 차단하는 방향으로 연결된다. 다이오드(Dr)는 트랜지스터(Sr)에 양극이 연결되고 인덕터(L)에 음극이 연결된다. 다이오드(Df)는 인덕터(L)에 양극이 연결되고 트랜지스터(Sf)에 음극이 연결된다. 이러한 다이오드(Dr,Df) 이외에도 Vs 전압을 공급하는 전원과 인덕터(L) 사이에 연결되어 인덕터(L)의 일단의 전압을 Vs 전압으로 클램핑하는 다이오드(도시하지 않음)와, 접지단자와 인덕터(L) 사이에 연결되어 인덕터(L)의 일단의 전압을 0V로 클램핑하는 다이오드(도시하지 않음)가 형성될 수도 있다.
방전부(120)는 트랜지스터(Ssf), 바이패스 캐패시터(Cf) 및 방전 저항(R)을 포함한다.
트랜지스터(Ssf)는 패널 캐패시터(Cp)에 드레인이 연결되고 방전 저항(R)과 바이패스 캐패시터(Cf)의 접점에 소스가 연결되고 로우 레벨 또는 하이 레벨의 제어 신호가 입력되는 제어 신호 단자에 게이트가 연결된다. 이러한 트랜지스터(Ssf)는 접지단자와 연결된 트랜지스터가 턴온되기 전에 인덕터(L)에 충전된 전 압을 바이패스 캐패시터(Cf)에 공급하도록 스위칭된다. 이와 같이, 트랜지스터(Ssf)를 통해 인덕터(L)에 충전된 전압이 최소화됨으로써 접지단자와 연결된 트랜지스터(Sg)의 하드 스위칭을 최소화할 수 있다.
바이패스 캐패시터(Cf)는 인덕터(L)에 충전된 전압의 고주파성분이 트랜지스터(Ssf)를 통해 입력되면, 임피던스가 낮아져 그 고주파 성분을 접지단을 통해 바이패스시킨다. 그리고, 바이패스 캐패시터(Cf)는 인덕터(L)에 충전된 전압의 저주파 성분이 트랜지스터(Ssf)를 통해 입력되면, 임피던스가 높아져 그 저주파 성분을 충전한다. 이러한 바이패스 캐패시터(Cf)의 일단은 접지단에 연결되고, 타단은 트랜지스터(Ssf)에 연결된다.
방전 저항(R)은 트랜지스터(Ssf)가 턴 오프되면, 바이패스 캐패시터(Cf)에 충전된 인덕터(L)의 전압을 접지단자를 통해 소모시킨다. 이러한 방전 저항(R)은 바이패스 캐패시터(Cf)와 병렬로 연결된다.
도 5는 도 4에 도시된 회로에 의해 서스테인 기간 동안의 동작 타이밍을 나타내는 도면이다. 도 6a 내지 도 6e는 도 5에 도시된 각 구간에서의 전류 경로를 나타내는 도면이다.
도 5에 도시된 바와 같이, 구간 T1의 경우 하이 레벨의 제어 신호가 트랜지스터(Sr)에 인가됨으로써 트랜지스터(Sr)가 턴온된다. 그러면, 도 6a에 도시된 바와 같이, 회수용 캐패시터(Cerc), 트랜지스터(Sr), 다이오드(Dr), 인덕터(L) 및 패널 캐패시터(Cp)로 전류 경로가 형성되어 인덕터(L) 및 패널 캐패시터(Cp) 사이에서 공진이 발생한다. 이 공진에 의해 회수용 캐패시터(Cerc)에 충전된 전하가 패 널 캐패시터(Cp)로 이동하면서 패널 캐패시터(Cp)가 충전되고, 패널 캐패시터(Cp)의 Y 전극 전압은 OV에서부터 서서히 상승한다.
구간 T2의 경우, 로우 레벨의 제어 신호가 트랜지스터(Sr)에 인가되고, 하이 레벨의 제어 신호가 트랜지스터(Ss)에 인가됨으로써, 트랜지스터(Ss)가 턴온된다. 그러면, 도 6b에 도시된 바와 같이, Vs 전원, 트랜지스터(Ss), 패널 캐패시터(Cp)로 전류 경로가 형성된다. 이에 따라, Vs 전압이 트랜지스터(Ss)를 통해 패널 캐패시터(Cp)의 Y 전극에 인가된다.
구간 T3의 경우, 로우 레벨의 제어 신호가 트랜지스터(Ss)에 인가되고, 하이 레벨의 제어 신호가 트랜지스터(Sf)에 인가됨으로써, 트랜지스터(Sf)가 턴온된다. 그러면, 도 6c에 도시된 바와 같이, 패널 캐패시터(Cp), 인덕터(L), 다이오드(Df), 트랜지스터 및 회수용 캐패시터(Cer)로 전류 경로가 형성되어 인덕터(L) 및 패널 캐패시터(Cp) 사이에서 공진이 발생한다. 이 공진에 의해 패널 캐패시터(Cp)에 충전된 전하가 회수용 캐패시터(Cerc)로 이동하면서 회수용 캐패시터(Cerc)가 충전되고, 패널 캐패시터(CP)의 Y 전극 전압은 Vs 전압에서부터 서서히 하강한다.
구간 T4의 경우, 로우 레벨의 제어 신호가 트랜지스터(Sf)에 인가되고, 하이 레벨의 제어 신호가 트랜지스터(Ssf)에 인가됨으로써, 트랜지스터(Ssf)가 턴온된다. 이 때, 트랜지스터(Ssf)의 턴온 기간은 트랜지스터(Sf)의 턴온기간보다 짧다. 그러면, 도 6d에 도시된 바와 같이, 인덕터(L), 트랜지스터(Ssf), 바이패스 캐패시터(Cf)로 전류 경로가 형성되고, 인덕터(L)에 충전된 전압이 트랜지스터(Ssf)를 통하여 바이패스 캐패시터(Cf)에 인가된다. 이 때, 인덕터(L)에 충전된 전압에 포함 된 30~100MHz의 고주파수 성분이 바이패스 캐패시터(Cf)에 인가되면, 바이패스 캐패시터(Cf)는 임피던스가 낮아져 쇼트 상태를 유지하게 된다. 이에 따라, 인덕터(L)에 충전된 전압은 트랜지스터(Ssf) 및 바이패스 캐패시터(Cf)를 통해 접지 전압으로 유기된다. 그리고, 인덕터(L)에 충전된 전압에 포함된 30MHz 미만의 주파수 성분이 바이패스 캐패시터(Cf)에 인가되면, 바이패스 캐패시터(Cf)는 임피던스가 높아져 인덕터(L)로부터의 전압을 충전한다.
구간 T5의 경우, 로우 레벨의 제어 신호가 트랜지스터(Ssf)에 인가되고, 하이 레벨의 제어 신호가 트랜지스터(Sg)에 인가됨으로써, 트랜지스터(Sg)가 턴온된다. 그러면, 도 6e에 도시된 바와 같이, 패널 캐패시터(Cp), 트랜지스터(Sg) 및 접지단자로 전류 경로가 형성되고, 패널 캐패시터(Cp)의 Y 전극에 접지 전압이 인가된다. 또한, 바이패스 캐패시터(Cf)에 충전된 전압은 방전 저항(R)을 통해 접지 전압으로 유기된다.
이와 같이, 본 발명에 따른 플라즈마 표시 장치는 구간 T3 동안 인덕터(L)에 충전된 전압이 방전부(120)를 통해 최소화된 후 접지단자와 연결된 트랜지스터(Sg)가 턴온된다. 이에 따라, 트랜지스터(Sg)의 하드 스위칭을 최소화할 수 있음과 아울러 EMI를 최소화할 수 있으며, 트랜지스터(Sg)에서 발생되는 열이 종래 대비 약 5~10도 정도 떨어지게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니 라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
상술한 바와 같이, 본 발명에 따른 플라즈마 표시 장치는 접지단자와 연결된 트랜지스터의 하드 스위칭을 최소화할 수 있다. 이에 따라, 트랜지스터의 열스트레스가 최소화됨과 아울러 EMI를 최소화할 수 있다.

Claims (10)

  1. 복수의 제1 전극을 포함하는 플라즈마 표시 장치에 있어서,
    상기 복수의 제1 전극에 연결된 인덕터와;
    상기 복수의 제1 전극과 인덕터의 접점과, 제1 전압을 공급하는 제1 전원 사이에 연결된 제1 트랜지스터와;
    상기 복수의 제1 전극과 인덕터의 접점과, 상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원 사이에 연결된 제2 트랜지스터와;
    제3 전압을 공급하는 제3 전원과 상기 인덕터 사이에 연결된 제3 트랜지스터와;
    상기 제3 트랜지스터와 병렬로 연결된 제4 트랜지스터와;
    상기 제2 전원과 상기 복수의 제1 전극 사이에 연결되어 상기 인덕터에 충전된 전압을 방전시키는 방전 경로를 형성하는 방전부를 구비하며,
    상기 방전부는 상기 복수의 제1 전극과 연결되어 상기 인덕터에 충전된 전압의 흐름을 제어하는 제5 트랜지스터와; 상기 제5 트랜지스터와 상기 제2 전원 사이에 연결된 제1 캐패시터와; 상기 제1 캐패시터와 병렬로 연결된 저항을 포함하는 것을 특징으로 하는 플라즈마 표시 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제5 트랜지스터는 상기 제2 트랜지스터가 턴온되기 전에 턴온되는 것을 특징으로 하는 플라즈마 표시 장치.
  4. 제 3 항에 있어서,
    상기 제3 트랜지스터가 턴온되어 상기 제1 전극의 전압이 상승되고,
    상기 제1 트랜지스터가 턴온되어 상기 제1 전극에 제1 전압이 인가되고,
    상기 제4 트랜지스터가 턴온되어 상기 제1 전극의 전압이 하강하고,
    상기 제5 트랜지스터가 턴온되어 상기 인덕터에 충전된 전압이 방전되고,
    상기 제2 트랜지스터가 턴온되어 상기 제1 전극에 상기 제2 전압이 인가되는 것을 특징으로 하는 플라즈마 표시 장치.
  5. 제 1 항에 있어서,
    상기 제3 전원은
    상기 제3 및 제4 트랜지스터의 접점에 양극이 연결된 캐패시터를 포함하는 것을 특징으로 하는 플라즈마 표시 장치.
  6. 제 1 항에 있어서,
    상기 인덕터와 상기 제3 트랜지스터 사이에 연결되어 상기 제1 전극의 전압이 상승하도록 전류의 방향을 결정하는 제1 다이오드와;
    상기 인덕터와 상기 제4 트랜지스터 사이에 연결되어 상기 제1 전극의 전압이 하강하도록 전류의 방향을 결정하는 제2 다이오드를 더 포함하는 것을 특징으로 하는 플라즈마 표시 장치.
  7. 제 6 항에 있어서,
    상기 제2 전압은 접지 전압인 것을 특징으로 하는 플라즈마 표시 장치.
  8. 복수의 제1 전극을 포함하는 플라즈마 표시 장치의 구동 방법에 있어서,
    인덕터를 통해 상기 복수의 제1 전극의 전압을 상승시키는 단계와;
    제1 전원의 제1 전압을 상기 복수의 제1 전극에 인가하는 단계와;
    상기 인덕터를 통해 상기 복수의 제1 전극의 전압을 하강시키는 단계와;
    상기 제1 전압보다 낮은 제2 전압을 공급하는 제2 전원과 상기 복수의 제1 전극 사이에 연결된 방전부를 이용하여 상기 인덕터에 충전된 전압을 방전시키는 단계와;
    상기 제2 전압을 상기 복수의 제1 전극에 인가하는 단계를 포함하며,
    상기 인덕터에 충전된 전압을 방전시키는 단계는 상기 인덕터와 상기 복수의 제1 전극의 접점 사이에 연결된 트랜지스터를 턴온하는 단계와; 상기 트랜지스터를 통해 공급되는 상기 인덕터에 충전된 전압이 캐패시터에 충전되는 단계와; 상기 캐패시터에 충전된 전압이 방전저항을 통해 소모되는 단계를 포함하는 것을 특징으로 하는 플라즈마 표시 장치의 구동 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 제2 전압은 접지 전압인 것을 특징으로 하는 플라즈마 표시 장치의 구동 방법.
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