KR20090046155A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 데이터 손실을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판에 소정의 거리만큼 이격되고 서로 평행한 복수의 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 형성하는 단계와, 상기 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트의 양 측벽에 제 1 절연스페이서막을 형성하는 단계와, 상기 제 1 절연스페이서막의 일부를 식각하는 단계와, 상기 제 1 절연스페이서막의 측면에 제 2 절연스페이서막을 형성하는 단계를 형성하는 단계를 포함하는 것을 특징으로 한다.
절연스페이서막, 터널산화막
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히 데이터 손실을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자는 정보를 쓰기, 소거 및 읽기를 할 수 있는 일종의 PROM(Programable ROM)이다.
플래시 메모리 소자는 셀 어레이 체계에 따라, 비트 라인과 접지 사이에 셀이 병렬로 배치된 NOR형 구조와, 직렬로 배치된 NAND형 구조로 나눌 수 있다.
NOR형 플래시 메모리 소자는 읽기 동작을 수행할 때 고속 랜덤 액세스가 가능하므로 보통 휴대폰 부팅용으로 널리 사용되고 있다. NAND형 플래시 메모리 소자는 읽기 속도는 느리지만 쓰기 속도가 빨라 보통 데이터 저장용에 적합하고 또한 소형화에 유리하다는 장점을 가지고 있다.
또한, 플래시 메모리 소자는 단위 셀의 구조에 따라, 스택 게이트형과 스플릿트 게이트형으로 나뉠 수 있으며, 전하 저장층의 형태에 따라 플로팅 게이트 소자 및 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon) 소자로 구분될 수 있다. 이 중 에서 플로팅 게이트 소자는 통상 그 주위가 절연체로 둘러 싸여진 다결정 실리콘으로 형성된 플로팅 게이트를 포함하고, 이 플로팅 게이트에 채널 핫 캐리어 주입(Channel Hot Carrier Injection) 또는 F-N 터널링(Fowler-Nordheim Tunneling)에 의해 전하가 주입 또는 방출됨으로써 데이터의 저장 및 소거가 이루어진다.
도 1a 내지 1b는 종래의 플래시 메모리 소자의 제조공정을 나타낸 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(11)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 이 소자분리막(미도시)들은 활성 소자 영역을 정의하며, 비트 라인 방향으로 서로 나란하게 형성된다. 그리고, 활성 소자 영역의 기판 내부에 웰(Well)을 형성한다. 예를 들어, P형 기판인 경우, 깊은 N웰을 형성한 다음, 포켓 P 웰을 형성한다. 그 후 임플란트 공정을 통해 셀 문턱 전압을 결정한다. 이후, 반도체 기판(11)의 활성 소자 영역에 터널산화막(15) 및 플로팅게이트(17)를 형성한다. 여기서, 플로팅게이트(17)는 불순물이 도핑된 폴리실리콘으로 형성된다. 이어서, 반도체 기판(11)의 전면에 ONO(oxide/nitride/oxide)막(19) 및 콘트롤게이트(21)를 차례로 형성한다. 여기서, 콘트롤게이트(21)는 실리콘산화막으로 형성된다.
그리고 나서, 도 1b에 도시된 바와 같이, 반도체 기판(11) 위에 형성된 터널산화막(15), 플로팅게이트(17), ONO(oxide/nitride/oxide)막(19) 및 콘트롤게이트(21)의 일부를 소자 분리막에 수직한 방향으로 소정의 폭만큼 제거한다. 이 패터닝 공정을 거치면, 터널산화막(15), 플로팅게이트(17), ONO(oxide/nitride/oxide) 막(19) 및 콘트롤게이트(21)가 적층된 복수의 스택이 형성되는데, 이하에서는 이 스택들을 라인 패턴이라고 칭한다. 라인 패턴을 형성한 후, 반도체 기판(11) 전체에 대하여 절연막을 형성하고, 에치백 공정을 거쳐 절연스페이서(23)를 형성한다. 절연스페이서막(23)은 라인 패턴들 각각의 측벽에 형성된다. 절연스페이서막(23)은 산화물막(23a)과 질화물막(23b)을 포함한다.
이후로, 이온 주입 공정을 통한 소오스/드레인 영역 형성 공정, 콘택홀 형성 공정, 드레인 콘택 형성 공정 및 금속 배선 형성 공정 등을 수행한다.
하지만, 종래의 플래시 메모리 소자의 제조방법은 디바이스의 축소에 따라서 플로팅게이트 내에 차지된 이온들이 산화물막과 질화물막의 경계면으로 빠져나가는 현상이 발생할 수 있으며, 이는 결국 데이터 손실을 발생시키는 문제점의 원인이 된다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 데이터 손실을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공하는 데 그 목적이 있다.
본 발명에 따른 플래시 메모리 소자의 제조방법은 반도체 기판에 소정의 거리만큼 이격되고 서로 평행한 복수의 소자 분리막을 형성하는 단계와, 상기 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 형성하는 단계와, 상기 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트의 양 측벽에 제 1 절연스페이서막을 형성하는 단계와, 상기 제 1 절연스페이서막의 일부를 식각하는 단계와, 상기 제 1 절연스페이서막의 측면에 제 2 절연스페이서막을 형성하는 단계를 형성하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 플래시 메모리 소자의 제조방법은 데이터 손실이 일어날 수 있는 터널산화막을 절연스페이서로 보호함으로써 전자와 홀이 빠져나가는 것을 방지하기 때문에 플래시 메모리 소자에 저장된 데이터의 손실을 방지할 수 있는 효과를 가진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 플래시 메모리 소자의 제조 공정을 도시한 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(110)에 소정의 거리만큼 이격된 복수의 소자분리막(미도시)을 형성한다. 이 소자분리막(미도시)들은 활성 소자 영역을 정의하며, 비트 라인 방향으로 서로 나란하게 형성된다. 그리고, 활성 소자 영역의 기판 내부에 웰(Well)을 형성한다. 예를 들어, P형 기판인 경우, 깊은 N웰을 형성한 다음, 포켓 P 웰을 형성한다. 그 후 임플란트 공정을 통해 셀 문턱 전압을 결정한다. 이후, 반도체 기판(110)의 활성 소자 영역에 터널산화막(150) 및 플로팅게이트(170)를 형성한다. 여기서, 플로팅게이트(170)은 불순물이 도핑된 폴리실리콘으로 형성된다. 이어서, 반도체 기판(110)의 전면에 ONO(oxide/nitride/oxide)막(190) 및 콘트롤게이트(210)를 차례로 형성한다. 여기서, 콘트롤게이트(210)는 실리콘산화막으로 형성된다.
그리고 나서, 도 2b에 도시된 바와 같이, 반도체 기판(110) 위에 형성된 터널산화막(150), 플로팅게이트(170), ONO(oxide/nitride/oxide)막(190) 및 콘트롤게이트(210)의 일부를 소자 분리막에 수직한 방향으로 소정의 폭만큼 제거한다. 이 패터닝 공정을 거치면, 터널산화막(150), 플로팅게이트(170), ONO(oxide/nitride/oxide)막(190) 및 콘트롤게이트(210)가 적층된 복수의 스택이 형성되는데, 이하에서는 이 스택들을 라인 패턴이라고 칭한다. 라인 패턴을 형성한 후, 반도체 기판(110) 전체에 대하여 산화물을 이용하여 절연막을 형성하고, 에치백 공정을 거쳐 제 1 절연스페이서막(230a)을 형성한다.
다음으로, 도 2c에 도시된 바와 같이, 플로팅게이트(170) 아래의 터널산화막(150)만을 남기고 후술할 공정에서 형성될 제 2 절연스페이서막(230b) 아래의 제 1 절연스페이서막(230a) 부분을 제거한다.
이후, 도 2d에 도시된 바와 같이, 제 1 절연스페이서막(230a)을 포함한 반도체 기판(110) 전체에 대하여 질화물을 이용하여 절연막을 형성하고, 건식식각을 거쳐 제 2 절연스페이서막(230b)을 형성한다.
따라서, 플로팅게이트(170) 내에 차지된 이온들이 빠져나갈 수 있는 제 1 절연스페이서막(230a)과 제 2 절연스페이서막(230b)의 경계면을 제 2 절연스페이서막(230b)으로 보호함으로써 차지된 이온들이 빠져나가는 것을 방지할 수 있다.
이후로, 이온 주입 공정을 통한 소오스/드레인 영역 형성 공정, 콘택홀 형성 공정, 드레인 콘택 형성 공정 및 금속 배선 형성 공정 등을 수행한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 1b는 종래의 플래시 메로리 소자의 제조공정을 나타낸 단면도.
도 2a 내지 2d는 본 발명에 따른 플래시 메로리 소자의 제조공정을 나타낸 단면도.
Claims (4)
- 반도체 기판에 소정의 거리만큼 이격되고 서로 평행한 복수의 소자 분리막을 형성하는 단계와,상기 소자 분리막을 포함한 반도체 기판 상에 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트를 순차적으로 형성하는 단계와,상기 터널산화막, 제 1 플로팅게이트, 제 2 플로팅게이트, ONO막 및 콘트롤게이트의 양 측벽에 제 1 절연스페이서막을 형성하는 단계와,상기 제 1 절연스페이서막의 일부를 식각하는 단계와,상기 제 1 절연스페이서막의 측면에 제 2 절연스페이서막을 형성하는 단계를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,상기 제 1 절연스페이서막은상기 플로팅게이트의 바로 아래를 제외한 상기 제 2 절연스페이서막의 아래 에 있는 부분을 식각하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,제 1 절연스페이서막은 산화물로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1항에 있어서,제 2 절연스페이서막은 질화물로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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