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KR100785607B1 - 축전기 및 인쇄 회로판의 제조 방법 - Google Patents

축전기 및 인쇄 회로판의 제조 방법 Download PDF

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KR100785607B1
KR100785607B1 KR1020050116204A KR20050116204A KR100785607B1 KR 100785607 B1 KR100785607 B1 KR 100785607B1 KR 1020050116204 A KR1020050116204 A KR 1020050116204A KR 20050116204 A KR20050116204 A KR 20050116204A KR 100785607 B1 KR100785607 B1 KR 100785607B1
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capacitor
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metallic foil
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Inventor
윌리엄 제이. 보랜드
Original Assignee
이 아이 듀폰 디 네모아 앤드 캄파니
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Abstract

본 발명은 에칭 용액이 축전기 유전체 층과 접촉하여 이를 손상시키는 것을 방지하기 위해 축전기 유전체의 경계 외부에서 호일 전극을 에칭하는 것을 포함하는 후막 축전기의 내장 방법을 제공한다.
후막 축전기, 인쇄 회로판, 내장, 에칭, 유전체 층

Description

축전기 및 인쇄 회로판의 제조 방법 {METHOD OF FORMING A CAPACITOR AND PRINTED CIRCUIT BOARDS}
도 1a 내지 도 1h는 금속성 호일 디자인 상에 단일층 축전기를 갖는 내장된 축전기들로 다층 인쇄 회로판을 제조하는 제1 방법을 예시하는 일련의 도면.
도 2는 단일 유전체 층 축전기의 상면도.
도 3a 내지 도 3g는 금속성 호일 디자인 상에 이중층 축전기를 갖는 내장된 축전기들로 인쇄 회로판을 제조하는 방법을 예시하는 일련의 도면.
도 4는 이중 유전체 층 축전기의 상면도.
<도면의 주요 부호에 대한 설명>
100, 200: 축전기 110, 180, 210, 280: 호일
112: 언더코트 115, 215: 트렌치
118, 132, 218, 230, 250: 전극
120, 125, 228, 240, 245 : 유전체 층
125, 290: 마이크로비아 128, 248: 축전기 유전체
135, 295: 비아 170, 270: 라미네이트 물질
185, 186, 187, 188, 285, 286, 287, 288: 회로
1000, 2000: 인쇄 회로판
본 발명의 기술 분야는 일반적으로 후막(thick-film) 축전기에 관한 것이다. 구체적으로, 인쇄 회로판 내에 내장된 축전기에 관한 것이다. 더욱 구체적으로, 기술 분야는 후막 유전체로 제조된 인쇄 회로판 내에 내장된 축전기를 포함한다.
인쇄 회로판(PCB) 내에 축전기를 내장하는 공정은 축소된 회로 크기 및 향상된 회로 성능을 고려한다. 축전기는 전형적으로 상호연결 회로에 의해 적재되고 연결된 패널에 내장되며, 패널의 적재물이 인쇄 회로판을 형성한다. 적재된 패널은 일반적으로 "내부층 패널"이라 한다.
호일 상 소성 (fired-on-foil) 기술에 의해 형성된 인쇄 회로판에 내장된 수동 회로 부재가 공지되어 있다. "개별적으로 호일 상 소성"된 축전기는 후막 축전기 물질층을 금속성 호일 기판 상에 피복시킨 다음, 상부 전극 물질을 후막 축전기 물질층 상에 피복시키고, 후속해서 구리 후막 소성 조건 하에 소성시킴으로써 형성된다. 후막 축전기 물질은 높은 유전율 물질, 유리 및(또는) 도펀트(dopant)를 포함할 수 있으며, 소성 후 높은 유전율(K)을 가져야만 한다.
소성 후, 생성된 물품은 프리프레그 유전체 층에 적층될 수 있으며, 금속성 호일은 에칭되어 축전기 및 임의의 관련 회로의 전극을 형성할 수 있다. 그러나, 인쇄 회로판 산업에 통상적인 에칭 용액, 예컨대 고온 2.4N 염산 중의 염화 제2철은 축전기 유전체 유리 및 도펀트를 공격하고 용해시킬 수 있다. 에칭 용액은 많은 축전기가 에칭 후 단락될 수 있을 만큼 축전기 유전체를 손상시킨다. 단락이 발생하지 않더라도, 유전체에 대한 손상은, 특히 에칭 용액 모두가 축전기로부터 완전히 제거되지 않았을 경우, 축전기의 장기간의 신뢰성을 저하시킨다. 기타 공정, 예컨대 흑색 산화물 공정 및 도금을 위해 인쇄 회로판 산업에 통상적으로 사용된 기타 용액 또한 축전기 유전체를 손상시키며 유사한 장기간의 신뢰성 영향을 갖는다.
에칭 문제에 대한 하나의 해결책은 에칭 용액에 저항성인 후막 축전기 조성물 중에 고함량 실리카 유리를 사용하는 것이다. 그러나, 고함량 실리카 유리는 매우 낮은 유전율 및 높은 연화점을 갖는다. 축전기 배합물에 사용시, 높은 연화점은 유리의 큰 부피 분획이 존재하지 않는 한 생성된 조성물을 고밀도로 소결하기 어렵게 한다. 그러나, 유리의 큰 부피 분획은 생성 유전체에 대한 바람직하지 못한 낮은 유전율을 초래한다.
에칭 문제에 대한 또다른 해결책이 U.S. 특허 출원 제10/882,820호 (보르란드 등(Borland et al.))에 개시되어 있으며, 이는 금속성 호일을 제공하고; 금속성 호일 상에 유전체를 형성하고; 유전체의 일부 상에 제1 전극을 형성하고; 전체 유전체를 포함하는 금속성 호일의 일부 상에 보호성 코팅을 형성하고; 금속성 호일을 에칭하여 제2 전극을 형성하는 것을 포함하는 축전기의 제조 방법을 개시하고 있다. 보르란드 등은 또한 금속성 호일 상에 유전체를 형성하고, 유전체 상에 제1 전극을 형성하고, 하나 이상의 유전체 물질에 금속성 호일의 비-성분측을 적층시키고, 유전체의 적어도 일부 상에 보호성 코팅을 형성하고, 금속성 호일을 에칭하여 제2 전극을 형성하는 것을 포함하는 인쇄 회로판의 제조 방법을 개시하고 있다.
본 발명자들은 축전기 및 인쇄 회로판의 제조의 새로운 방법을 창조함으로써 이러한 에칭 문제에 대한 독특한 해결책을 제공하고자 하였다. 본 발명자들은 에칭 용액이 축전기 유전체에 도달하는 것을 방지하는 디자인 연구법을 개발함으로써 상기 목적을 성취하였다.
본 발명의 제1 구현예에 따르면, 축전기의 제조 방법은
금속성 호일을 제공하는 단계;
금속성 호일 상에 축전기 유전체를 형성하는 단계;
축전기 유전체의 일부 상에 제1 전극을 형성하는 단계;
라미네이트 물질을 금속성 호일 요소측에 적층하는 단계; 및
축전기 유전체가 산과 접촉하는 것을 피하는 방법으로 금속성 호일을 에칭하여, 제2 전극을 형성하는 단계를 포함한다.
상기 구현예에 따르면, 상기 디자인은 라미네이트 물질이 제작 동안 사용된 에칭 용액으로부터 축전기 유전체를 보호할 수 있게 한다. 그렇지 않을 경우 에칭 용액이 유전체에 존재하는 축전기 유전체 유리 및 도펀트를 공격하고 용해시킬 것이다. 이로써 축전기의 신뢰성 및 성능이 향상되며, 축전기의 단락이 피해진다. 또한, 유전체의 최종 유전율을 감소시키는 에칭 저항성 유리는 본 발명의 구현예에 따른 제작 방법에 요구되지 않는다.
당업자라면, 하기 구현예의 상세한 설명을 읽고 본 발명의 다양한 추가적 구현예의 상기 기재된 장점 및 기타 장점 및 잇점을 이해할 것이다.
상세한 설명은 하기 도면을 참조로 하여 설명될 것이다.
통상적인 실시에 따라, 도면의 다양한 특징을 일정한 비율로 도시할 필요는 없다. 다양한 특징의 치수는 본 발명의 구현예를 더욱 분명하게 예시하기 위해 확대 또는 축소될 수 있다.
도 1a 내지 도 1h는 금속성 호일 디자인 상에 단일층 축전기를 갖는 내장된 축전기들로 다층 인쇄 회로판 (PCB) (1000) (도 1h)을 제조하는 첫번째 방법을 예시한다. 예시의 목적으로 2개의 내장된 축전기가 도 1a 내지 도 1h의 단면도에서 형성된 것으로 예시된다. 그러나, 1, 2, 3개 또는 그 이상의 축전기가 본 명세서에 기재된 방법에 의해 호일 상에 형성될 수 있다. 하기 기재된 상세한 설명에서는 간략화를 위해 예시된 축전기의 하나의 형성에 대해서만 소개한다.
도 1a에서, 금속성 호일(110)이 제공된다. 금속성 호일(110)은 산업상 일반적으로 구입가능한 종류일 수 있다. 예를 들어, 금속성 호일(110)은 구리, 구리-인바-구리, 인바, 니켈, 니켈 코팅된 구리, 또는 후막 페이스트를 위한 소성점, 예컨대 900℃를 초과하는 용융점을 갖는 기타 금속 및 합금일 수 있다. 적절한 호일은 구리로 주로 이루어진 호일, 예컨대 역 처리된 구리 호일, 이중 처리된 구리 호일, 및 다층 인쇄 회로판 산업에서 통상적으로 사용되는 기타 구리 호일을 포함한 다. 금속성 호일(110)의 두께는 예를 들어, 약 1 내지 100미크론의 범위일 수 있다. 기타 두께 범위는 3 내지 75미크론, 더욱 구체적으로 12 내지 36미크론을 포함한다. 이들 두께 범위는 약 1/3온스 내지 1온스의 구리 호일에 상응한다.
호일(110)은 임의로 호일(110)에 언더코트(undercoat)(112)를 도포함으로써 예비처리될 수 있다. 언더코트(112)는 도 1a에서 표면 코팅으로서 나타나며, 호일(110)의 요소측 표면에 적용된 비교적 얇은 층일 수 있다. 언더코트(112)는 금속 호일(110), 및 언더코트(112) 상에 피복된 층에 잘 부착된다. 언더코트(112)는 예를 들어, 호일(110)의 용융점 미만의 온도에서 소성되는 호일(110)에 도포된 페이스트로부터 형성될 수 있다. 언더코트 페이스트는 호일(110)의 전체 표면 상에 개방된 코팅으로서 인쇄될 수 있거나, 또는 호일(110)의 선택된 영역 상에 인쇄될 수 있다. 일반적으로 전체 호일(110)에 걸쳐서 보다는 호일(110)의 선택된 영역 상에 언더코트 페이스트를 인쇄하는 것이 보다 경제적이다. 그러나, 만약 산소 도핑된 소성이 구리 호일(110)과 함께 사용되면 언더코트 중의 유리 함량이 구리 호일(110)의 산화성 부식을 지연시키기 때문에, 호일(110)의 전체 표면을 코팅하는 것이 바람직할 수 있다.
언더코트로서 사용하기에 적합한 하나의 후막 페이스트는 다음과 같은 조성을 갖는다 (질량 기준):
구리 분말 58.4
유리 A 1.7
산화 구리 분말 5.8
비히클(vehicle) 11.7
텍사놀(TEXANOL)(등록상표) 용매 12.9
계면활성제 0.5
전체 91.0
조성 중에서, 유리 A는 조성 Pb5Ge3O11의 납 게르마네이트를 포함한다.
비히클은 에틸 셀룰로스 N200 11％ 및 텍사놀(등록상표) 89％를 포함한다.
계면활성제는 바리쿼트(VARIQUAT)(등록상표) CC-9NS 계면활성제를 포함한다.
텍사놀(등록상표)은 이스트만 케미칼 컴퍼니(Eastman Chemical Co.)로부터 구입가능하며, 바리쿼트(등록상표) CC-9NS는 애쉬랜드 인크.(Ashland Inc.)로부터 구입가능하다.
축전기 유전체 물질이 예비처리된 호일(110)의 언더코트(112) 상에 피복되어 제1 유전체 물질층(120) (도 1a)을 형성한다. 축전기 유전체 물질은 예를 들어, 호일(110) 상에 스크린 인쇄된 후막 축전기 페이스트일 수 있다. 이어서, 제1 유전체 물질층(120)이 건조된다. 이어서, 도 1b에서, 제2 유전체 물질층(125)이 도포되고 건조된다. 또다른 구현예에서, 축전기 유전체 물질의 단일층이 단일 스크린 인쇄 단계로 2개의 층(120, 125)과 동등한 두께로 피복될 수 있다. 호일 상 소성의 구현예에 사용하기 위해 개시된 적절한 후막 축전기 유전체 물질은 하기 조성을 갖는다 (질량 기준):
바륨 티타네이트 분말 68.55
불화리튬 1.0
불화바륨 1.36
불화아연 0.74
유리 A 10.25
유리 B 1.0
유리 C 1.0
비히클 5.9
텍사놀(등록상표) 용매 8.7
산화제 1.0
포스페이트 습윤제 0.5
전체 100.00
조성 중에서, 유리 A는 조성 Pb5Ge3O11의 납 게르마네이트를 포함한다.
유리 B는 Pb4BaGe1 .5Si1 .5O11을 포함한다.
유리 C는 Pb5GeSiTiO11을 포함한다.
비히클은 에틸 셀룰로스 N200 11％ 및 텍사놀(등록상표) 용매 89％를 포함한다.
산화제는 질산바륨 분말 84％ 및 비히클 16％를 포함한다.
도 1c에서, 도전성 물질층(130)이 제2 유전체 물질층(125) 상에 형성된 다음, 건조된다. 도전성 물질층(130)은 예를 들어, 제2 유전체 물질층(125) 상에 후막 금속성 페이스트를 스크린 인쇄함으로써 형성될 수 있다. 언더코트(112)의 형성에 사용된 페이스트는 도전성 물질층(130)을 형성하는 데에도 적합하다. 상면 투시도로 보았을 때, 제1 및 제2 유전체 층(120, 125)의 표면적이 도전성 물질층(130)의 표면적보다 크다.
이어서, 제1 유전체 물질층(120), 제2 유전체 물질층(125) 및 도전성 물질층(130)이 동시 소성(co-fired)되어 생성된 구조를 함께 소결시킨다. 소성 후 구조 부분은 도 1d에서 앞쪽 상승부분으로 나타난다. 유전체 층들(120 및 125) 간의 경계가 동시 소성 동안 효과적으로 제거되기 때문에, 소성 결과 유전체 층(120 및 125)으로부터 단일 유전체(128)가 형성된다. 상부 전극(132) 또한 동시 소성 단계에서 생성된다. 피크 온도에서 10분 동안 900℃에서 질소 중 구리 호일 상에서 소성되는 경우, 생성된 유전체(128)는 약 3000 내지 5000의 유전율 및 대략 2.5％의 손실 계수(dissipation factor)를 가질 수 있다. 대안적인 소성 조건이 유전체(128)에 대한 상이한 물질 특성을 수득하기 위해 사용될 수 있다.
도 1e에서, 호일(110) 요소측 표면은 상부 전극(132)을 위로 향하게 하여 라미네이트 물질(170)로 적층된다. 생성된 구조는 내부층 패널이다. 적층은 예를 들어, 표준 인쇄 배선판 공정에서 FR4 프리프레그를 사용하여 행해질 수 있다. 하나의 구현예에서, 106 에폭시 프리프레그가 사용될 수 있다. 적절한 적층 조건은, 예를 들어 수은 28인치로 배기된 진공실 중에서 1시간 동안 208psig에서 185℃이다. 적층 조건은 물질 선택에 따라 다양할 수 있다. 실리콘 고무 압축 패드 및 매끄러운 PTFE 충전 유리 방출 시이트는 에폭시가 적층 플레이트와 함께 밀착되는 것을 방지하기 위해 호일(110)과 접촉할 수 있다. 라미네이트 물질(170)은 임의 종류의 유전체 물질, 예컨대 표준 에폭시, 높은 Tg 에폭시, 폴리이미드, 폴리테트라플루오로에틸렌, 시아네이트 에스테르 수지, 충전된 수지계, BT 에폭시, 및 회로층들 사이에 절연성을 제공하는 기타 수지 및 라미네이트일 수 있다. 호일(180)이 라미네이트 물질(170)의 반대측에 적용되어 회로를 생성하는 표면을 제공할 수 있다.
도 1f를 참고로, 적층 후 포토레지스트가 금속성 호일(110 및 180) 상에 도포되어, 상을 만들고 현상된다. 금속성 호일(110 및 180)은 에칭되고, 잔여 포토레지스트는 예를 들어 표준 인쇄 배선판 조건을 사용하여 스트리핑된다. 에칭에 의해 축전기 유전체(128)의 주변부 바깥쪽에서 호일(110) 내에 트렌치(trench)(115)를 형성하여, 금속성 호일(110)의 나머지로부터 단리된 축전기 호일 전극(118)을 생성한다. 축전기 호일 전극(118), 유전체(128) 및 상부 전극(132)이 축전기(100)를 형성한다. 에칭 공정에 의해 또한 호일(180)로부터 회로(185, 186, 187, 188 등)가 생성된다. 에칭 공정 동안, 축전기 호일 전극(118)의 면적이 축전기 유전체의 면적보다 크고, 라미네이트(170)가 축전기 구조(100)의 유전체를 보호하기 때문에, 에칭 용액은 축전기(100)의 축전기 유전체 물질과 접촉하지 않는다.
도 1g를 참고로, 마이크로비아(125)가 레이저로 뚫리고 도금되어, 전극(132)을 외부 (또는 표면) 회로(185 및 187)와 전기적으로 연결하여, 완성된 내부층을 형성한다. 이 단계에서 마이크로비아의 형성은, 추가의 라미네이트가 내부층의 다른 면에 적층될 수 있게 한다. 대안적으로, 만일 라미네이트가 내부층의 호일 전극 측에 적층되기만 하면, 마이크로비아(125)는 도 1h에 나타낸 비아(135)와 동시 에 형성될 수 있다.
도 1h를 참고로, 추가의 라미네이트 및 에칭된 구리 호일 쌍이 도 1g에 나타낸 내부층의 다른 면에 적층될 수 있다. 이 예에서, 이들은 한 면 상에만 적층된다.
축전기(100)의 전기적 연결을 완성하기 위해, 비아(135)가 뚫리고 도금되어 외부 회로(186, 188)에 하부 또는 호일 전극(118)을 전기적으로 연결한다. 추가의 비아가 또한 형성되어 도 1h에 나타낸 제2 축전기(100)에 전기적으로 연결될 수 있다. 인쇄 회로판(1000)의 상부 표면은 녹 저항성 금속으로 도금되어 인쇄 회로판(1000)을 완성할 수 있다.
도 1h에서 완성된 회로판(1000)은 인쇄 회로판(1000)의 외부층에 인접한 층에 내장된 축전기(100)를 갖는 4개의 금속층 인쇄 배선판이다. 그러나, 인쇄 배선판(1000)은 임의 수의 층을 가질 수 있으며, 본 구현예에 따른 내장된 축전기가 다층 인쇄 회로판 내의 임의 층에 위치할 수 있다. 마이크로비아가 또한 도금된 관통 구멍 비아에 대한 대안책으로서 사용되어 축전기 호일 전극(118)과 회로를 연결할 수 있다.
상기 구현예에서, 에칭 공정 동안, 에칭 용액은 축전기(100)의 축전기 유전체 물질과 접촉하지 않는다. 이로써, 축전기(100)의 신뢰성이 증가한다. 또한, 완성된 축전기(100)의 단락 가능성이 크게 감소한다.
도 2는 단일 유전체 층 축전기의 상면도를 나타낸다. 단일 유전체 층(120)은 금속성 호일(110) 상에 뚜렷하다. 소성시 도전성 물질층이 유전체 층(120) 상 에 상부 전극(132)을 형성한다. 에칭으로 축전기 유전체(120)의 주변부 바깥쪽에 있는 호일(110) 내에 트렌치(115)를 형성하여, 금속성 호일(110)의 나머지로부터 단리된 축전기 호일 전극(118)을 생성한다. 축전기 호일 전극(118), 유전체(120) 및 상부 전극(132)이 축전기(100)를 형성한다.
도 3a 내지 도 3g는 2층의 유전체 및 3개의 전극을 갖는 내장된 축전기(200)를 갖는 인쇄 회로판(2000) (도 3g)의 제작 방법을 예시한다. 하기 명세서는 간략화를 위해 하나의 축전기(200)의 형성을 논의한다. 도 3a 내지 도 3g는 앞쪽 상승부분의 단면도이다.
도 3a에서, 도 1d에 나타낸 바와 같은 물품이 제조된다.
도 3b를 참고로, 제3 유전체 물질층(240)이 전극(230) 상에 형성되고 건조된다. 제4 유전체 물질층(245)이 제3 유전체 물질층(240) 상에 형성되고 건조되며, 제2 도전성 물질층(250)이 제4 유전체 물질층(245) 상에 형성되고 건조된다. 이어서, 생성된 물품이 소성된다. 도 3c는 소성 후 물품을 나타낸다. 소성에 의해 유전체 층들로부터 형성된 2층 유전체(248), 및 중간 전극(230)으로부터 전기적으로 단리되며 호일(210)에 전기적으로 연결된 상부 전극(250)을 형성한다.
도 3d를 참고로, 호일(210) 요소측에는 상기 도 1e를 참고로 기재된 공정과 유사한 조건 하에, 라미네이트 물질(270)이 적층된다. 호일(210)은, 축전기 구조가 내부층 패널 구조의 내부 상에 있도록 적층될 수 있다. 호일(280)이 라미네이트 물질(270)에 도포되어 회로 (표면 회로)를 생성하기 위한 표면을 제공할 수 있다. 호일과 함께 라미네이트 물질을 라미네이트 호일 쌍이라 한다. 생성된 구조는 내부층 패널이다.
도 3e를 참고로, 적층 후 포토레지스트가 호일(210 및 280) 상에 도포되어, 상을 만들고 현상된다. 이어서, 호일(210 및 280)은 에칭되고, 잔여 포토레지스트는 스트리핑되어, 축전기 유전체(248)의 주변부 바깥쪽에 있는 호일(210) 내에 트렌치(215)를 형성하고, 호일의 나머지로부터 단리된 하부 또는 축전기 호일 전극(218)을 생성한다. 축전기 호일 전극(218), 2층 유전체(248), 중간 전극(230) 및 상부 전극(250)이 축전기(200)를 형성한다. 또한, 에칭 공정에 의해 호일(280)로부터 회로(285, 286, 287, 288 등)가 생성된다. 전극의 면적이 유전체의 면적보다 크고, 라미네이트(270)가 축전기 구조(200)의 유전체를 보호하기 때문에, 에칭 공정 동안, 에칭 용액이 축전기(200)의 축전기 유전체 물질과 접촉하지 않는다.
도 3f를 참고로, 마이크로비아(290)가 레이저로 뚫리고 도금되어, 중간 전극(230)을 회로(286)와 전기적으로 연결하여, 완성된 내부층 패널을 형성한다. 이 단계에서 마이크로비아의 형성은, 추가의 라미네이트가 내부층의 다른 면에 적층될 수 있게 한다. 대안적으로, 만일 라미네이트가 내부층의 호일 전극 측에 적층되기만 하면, 마이크로비아(290)는 도 3g에 나타낸 비아(295)와 동시에 형성될 수 있다.
도 3g를 참고로, 추가의 라미네이트 및 에칭된 구리 호일층 쌍이 도 3f의 내부층 패널 구조의 한면 또는 양면에 적층될 수 있다. 이 실시예에서, 이들은 한 면에만 적층된다.
축전기(200)의 전기적 연결을 완성하기 위해, 비아(295)가 뚫리고 도금되어 외부 회로(285) 및 기타 회로에 하부 또는 호일 전극(218)을 연결한다. 추가의 비아가 또한 형성되어 기타 축전기(200)에 연결될 수 있다. 인쇄 회로판(2000)의 상부 구리 표면은 녹 저항성 금속으로 도금되어 모듈(2000)를 완성할 수 있다.
도 3g에 예시된 완성된 인쇄 회로판(2000)은 인쇄 회로판(2000)의 외부층에 인접한 층에 위치한 내장된 축전기(200)를 갖는 4개의 금속층 인쇄 회로판이다. 그러나, 인쇄 배선판(2000)은 임의 수의 층을 가질 수 있으며, 본 구현예에 따른 내장된 축전기가 다층 인쇄 회로판 내의 임의 층에 위치할 수 있다. 마이크로비아가 또한 도금된 관통 구멍 비아에 대한 대안책으로서 사용되어 축전기 호일 전극(218)과 회로를 연결할 수 있다.
도 4는 이중 유전체 층 축전기의 상면도를 나타낸다. 초기 유전체 층(228)은 금속성 호일(210)의 상부에 뚜렷하다. 도전성 물질층은 소성시 유전체 층(228) 상에 상부 전극(230)을 형성한다. 하나 이상의 유전체 물질층이 상부 전극 상에 형성되어 건조되고, 제2 도전성 물질층(250)이 유전체 물질층(들) 상에 형성된다. 소성은 초기 유전체 층(228) 및 추가의 유전체 층들로부터 2층 유전체(248)를 형성한다. 에칭에 의해 축전기 유전체(228 및 248)의 주변부 바깥쪽에서, 호일(210) 내에 트렌치(215)를 형성한다.
2층 축전기(200)는 높은 전기 용량 밀도를 제공한다. 예를 들어, 2층 축전기는 단일층 축전기의 거의 2배의 전기 용량 밀도를 제공할 수 있다.
상기 구현예에서, 축전기 유전체는 제조 동안 에칭 용액과 접촉하지 않는다. 따라서, 유전체가 유전체 내의 유전체 유리 및 도펀트를 공격하고 용해시키는 산 에칭 용액과 접촉하지 않는다. 이로써, 축전기의 신뢰성 및 성능이 향상된다.
상기 구현예에서, 후막 페이스트는 세라믹, 유리, 금속 또는 기타 고체의 미분된 입자를 포함할 수 있다. 입자는 약 1미크론 이하의 크기를 가질 수 있으며, 분산화제 및 유기 용매의 혼합물 중에 용해된 중합체를 포함하는 "유기 비히클" 중에 분산될 수 있다.
후막 유전체 물질은 소성 후 높은 유전율(K)을 가질 수 있다. 예를 들어, 높은 K 후막 유전체는 높은 유전율 분말("기능 상(functional phase)")을 유리 분말과 혼합하고, 혼합물을 후막 스크린 인쇄 비히클에 분산시킴으로써 형성될 수 있다. 소성하는 동안, 피크 소성 온도에 도달하기 전에 축전기 물질의 유리 성분이 연화하여 흐르고 합체되어, 소성된 축전기 복합체를 형성하는 기능 상을 캡슐화한다.
높은 K 기능 상은 일반식 ABO3의 회티탄석, 예컨대 결정성 바륨 티타네이트(BT), 납 지르코네이트 티타네이트(PZT), 납 란타늄 지르코네이트 티타네이트(PLZT), 납 마그네슘 니오베이트(PMN) 및 바륨 스트론튬 티타네이트(BST)를 포함한다. 바륨 티타네이트가 소성 공정에 사용된 환원 조건에 비교적 안전하기 때문에, 구리 호일 적용시 소성에 사용하기에 유리하다.
전형적으로, 유전체 물질의 후막 유리 성분은 높은 K 기능상에 대해 비활성이며, 복합체를 함께 응집력있게 결합하고 축전기 복합체를 기판에 결합시키기 위해 필수적으로 작용한다. 바람직하게는, 높은 K 기능상의 유전율이 과도하게 희석 되지 않도록 단지 소량의 유리가 사용된다. 유리는 예를 들어, 칼슘-알루미늄-보로실리케이트, 납-바륨-보로실리케이트, 마그네슘-알루미늄-실리케이트, 희토류 보레이트 또는 기타 유사한 조성물일 수 있다. 비교적 높은 유전율을 갖는 유리의 사용이, 희석 효과가 덜 결정적이고 복합체의 높은 유전율이 유지될 수 있기 때문에 바람직하다. 조성 Pb5Ge3O11의 납 게르마네이트 유리가 대략 150의 유전율을 갖는 강유전성 유리이므로 적절하다. 납 게르마네이트의 개질된 형태 또한 적절하다. 예를 들어, 납은 바륨에 의해 부분적으로 치환될 수 있으며, 게르마늄은 규소, 지르코늄 및(또는) 티탄에 의해 부분적으로 치환될 수 있다.
전극 층의 형성에 사용된 페이스트는 구리, 니켈, 은, 은-팔라듐 조성물 또는 이들 화합물의 혼합물의 금속성 분말 기재일 수 있다. 구리 분말 조성물이 바람직하다.
바람직한 소결 온도는 금속성 기판 용융점, 전극 용융점 및 유전체 조성물의 화학적 및 물리적 특성에 의해 결정된다. 예를 들어, 상기 구현예에 사용하기에 적절한 소결 조건의 하나의 설정은 900℃의 피크 온도에서 10분의 체류 시간을 갖는 질소 소성 공정이다.
상기 발명의 구성은 본 발명을 예시하고 기재하고 있다. 또한, 그 개시 내용은 본 발명의 선택된 바람직한 구현예만 나타내며 기재하고 있으나, 본 발명이 기타 다양한 조합, 변형 및 환경을 사용할 수 있으며, 본 발명이 본원에 나타낸 본 발명의 개념, 상기 교시에 상응하고(하거나) 관련 분야의 기술 또는 지식의 범주 내에서 변화 및 변형될 수 있음이 이해되어야 한다.
상기 기재된 구현예는 본 발명의 실시의 공지된 최량의 양태를 설명하고자 의도되는 것이며, 당업자가 본 발명의 구체적인 적용 또는 사용에 의해 요구되는 기타 구현예 및 다양한 변형을 행할 수 있다. 따라서, 명세서는 본원에 기재된 본 발명을 한정하고자 하는 것은 아니다. 또한, 첨부되는 특허청구범위가 상세한 설명에 명확하게 한정된 것 뿐만 아니라 대안적인 구현예를 포함하는 것으로 해석된다.
본 발명에 따르면, 신규 축전기 및 인쇄 회로판의 제조 방법에 의해 에칭 용액이 축전기 유전체에 도달하는 것을 방지하여, 축전기 유전체 손상 또는 단락과 같은 기존의 에칭 문제를 해결하여 축전기 유전체의 장기간의 신뢰성 및 성능을 개선시킬 수 있다.

Claims (10)

  1. 금속성 호일을 제공하는 단계;
    상기 금속성 호일 상에 축전기 유전체를 형성하는 단계;
    상기 축전기 유전체의 일부 상에 제1 전극을 형성하여, 상기 금속성 호일의 요소측을 형성하는 단계;
    라미네이트 물질을 상기 금속성 호일 요소측에 적층하는 단계; 및
    상기 축전기 유전체의 경계 외부에서 상기 금속성 호일을 에칭하여, 제2 전극을 형성하는 단계
    를 포함하는 축전기의 제조 방법.
  2. 제1항에 있어서, 상기 제1 전극 상에 제2 축전기 유전체 층을 형성하고, 상기 제2 축전기 유전체 층 상에, 상기 제2 전극에 전기적으로 결합되는 제3 전극을 형성하는 단계를 추가로 포함하는 방법.
  3. 제1항에 있어서, 상기 금속성 호일이, 후막 페이스트에 대한 소성 온도를 초과하는 900℃ 초과의 융점을 갖는 금속, 금속 합금 및 이들의 혼합물로부터 선택되는 것인 방법.
  4. 제1항에 있어서, 상기 금속성 호일이 구리, 구리-인바-구리, 인바, 니켈 및 니켈-코팅된 구리로부터 선택되는 것인 방법.
  5. 삭제
  6. 제1항에 있어서, 라미네이트 물질을 금속성 호일 요소측에 적층 전에, 상기 제1 전극 상에 하나 이상의 제2 유전체(들)을 형성하고, 상기 제2 유전체(들) 상에 제3 전극을 형성하는 것을 추가로 포함하는 방법.
  7. 금속성 호일을 제공하는 단계;
    상기 금속성 호일 상에 축전기 유전체를 형성하는 단계;
    상기 축전기 유전체의 일부 상에 제1 전극을 형성하여, 상기 금속성 호일의 요소측을 형성하는 단계;
    라미네이트 호일 쌍이 상기 금속성 호일 요소측을 감싸도록 하나 이상의 라미네이트 호일 쌍을 상기 금속성 호일 요소측에 적층하여 내부층 패널 구조를 형성하는 단계;
    상기 축전기 유전체의 경계 외부에서 상기 금속성 호일을 에칭하여 제2 전극을 형성하고, 상기 제1 전극, 상기 축전기 유전체 및 상기 제2 전극이 축전기를 형성하는 단계;
    상기 라미네이트 호일 쌍을 에칭하여 상기 내부층 패널 구조 상에 표면 회로를 형성하는 단계;
    상기 제1 전극을 상기 내부층 패널 구조의 상기 표면 회로에 연결하는 마이크로비아(microvia)를 형성하는 단계; 및
    하나 이상의 추가 라미네이트 물질을 상기 내부층 패널 구조에 적층하는 단계
    를 포함하는 인쇄 회로판의 제조 방법.
  8. 제7항에 있어서, 상기 제1 전극 상에 제2 축전기 유전체 층을 형성하고, 상기 제2 축전기 유전체 층 상에, 상기 제2 전극에 전기적으로 결합되는 제3 전극을 형성하는 단계를 추가로 포함하는 방법.
  9. 제7항에 있어서, 상기 라미네이트 호일 쌍이 구리 호일을 포함하는 것인 방법.
  10. 삭제
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