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KR100772701B1 - 반도체 메모리 장치 - Google Patents

반도체 메모리 장치 Download PDF

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KR100772701B1
KR100772701B1 KR1020060095187A KR20060095187A KR100772701B1 KR 100772701 B1 KR100772701 B1 KR 100772701B1 KR 1020060095187 A KR1020060095187 A KR 1020060095187A KR 20060095187 A KR20060095187 A KR 20060095187A KR 100772701 B1 KR100772701 B1 KR 100772701B1
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KR
South Korea
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signal
delay
voltage
inverter
bit line
Prior art date
Application number
KR1020060095187A
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Inventor
서주영
Original Assignee
주식회사 하이닉스반도체
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Publication date
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Priority to US11/823,965 priority patent/US7515492B2/en
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Abstract

본 발명은 반도체 설계 기술에 관한 것으로 특히, 반도체 메모리 장치의 비트라인 감지증폭기에 있어서, 변동하는 오버드라이빙 전압(VDD)에 대응하여 오버드라이빙 구간 폭을 조절하는 반도체 메모리 장치에 관한 것이다. 이를 위해 본 발명은, 오버드라이빙 동작을 지원하는 비트라인 감지증폭기를 포함하는 반도체 메모리 장치에 있어서, 외부전압을 분배하여 서로 다른 복수의 전압레벨을 생성하는 전압 분배부, 상기 복수의 전압레벨 각각을 다지털신호로 변환하는 복수의 신호 변환부, 상기 복수의 디지털신호에 응답하여 오버드라이빙 구간을 정의하기 위한 지연량으로 외부에서 인가되는 액티브신호를 지연시키는 지연부 및 상기 지연부로부터 출력된 액티브신호에 응답하여 비트라인 감지증폭기 드라이버 구동제어신호를 생성하는 구동제어신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
비트라인 감지증폭기, 오버드라이빙신호, 노멀드라이빙신호, 풀다운드라이빙신호, 액티브신호

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 일반적인 비트라인 감지증폭기 드라이버를 나타낸 회로도.
도 2는 비트라인 감지증폭기의 동작에 따른 비트라인의 전압레벨의 변화를 설명하기 위한 도면.
도 3은 과도한 오버드라이빙 동작으로 인해 상승된 전압 레벨을 갖게되는 비트라인(BL/BLB)을 설명하기 위한 도면.
도 4는 적은 오버드라이빙 구간으로 인해 센싱 효율이 감소된 것을 설명하기 위한 도면.
도 5는 본 발명의 일실시예에 따른 비트라인 감지증폭기 드라이버 제어신호 생성기를 나타낸 블록도.
도 6은 도 5의 전압 분배부 및 신호 변환부를 나타낸 회로도.
도 7은 도 5의 지연부를 나타낸 회로도.
도 8은 도 5의 신호 생성부를 나타낸 회로도.
도 9는 본 발명의 일실시예에 따른 센싱 구간을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 전압 분배부 102 : 신호 변환부
103 : 지연부 104 : 구동제어 신호 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 메모리 장치의 비트라인 감지증폭기 드라이버 제어신호 생성기에 관한 것이다.
현재의 반도체 메모리 소자는 선폭 및 셀 사이즈가 지속적인 스케일링 다운이 진행됨에 따라 전원 전압의 저전압화가 가속되고 있으며, 이에 따라 저전압 환경에서 요구되는 성능을 만족시키기 위한 설계 기술이 요구되고 있다.
대부분의 반도체 메모리 장치는 외부 전압(전원 전압)을 인가 받아 내부 전압을 발생시키기 위한 내부 전압 발생회로를 칩 내에 탑재하여 칩 내부회로의 동작에 필요한 전압을 자체적으로 공급하도록 하고 있다. 그 중에서도 디램(DRAM)과 같이 비트라인 감지증폭기를 사용하는 메모리 소자의 경우, 셀 데이터를 감지하기 위하여 코어 전압(VCORE)을 사용하고 있다.
하지만, 동작 전압이 낮아지는 추세의 디램에서 코어 전압(VCORE)만을 이용하게 되면, 짧은 시간에 많은 셀의 데이터를 증폭시키는데 무리가 따르게 된다.
이러한 문제점을 해결하기 위해, 비트라인 감지증폭기의 동작 초기(메모리 셀과 비트라인간 전하 공유 직후)에 비트라인 감지증폭기의 풀업 전원라인을 일정 시간 동안 코어 전압(VCORE)보다 높은 전압(일반적으로 전원 전압(VDD)을 사용)으로 구동하는 비트라인 감지증폭기 오버드라이빙 방식을 채택하고 있다.
도 1은 일반적인 비트라인 감지증폭기 드라이버를 나타낸 회로도이다.
도 1을 참조하면, 비트라인 감지증폭기 드라이버는 비트라인 감지증폭기의 풀업 전원라인(RTO)을 노멀드라이빙전압(VCORE)으로 구동하기 위한 노멀드라이버(N2), 비트라인 감지증폭기의 풀업 전원라인(RTO)을 오버드라이빙전압(VDD)으로 구동하기 위한 오버드라이버(N1), 비트라인 감지증폭기의 풀다운 전원라인(SB)을 풀다운드라이빙전압(VSS)으로 구동하기 위한 풀다운드라이버(N3)를 구비한다. 그리고, 비트라인 감지증폭기의 전원라인(RTO, SB)을 프리차지하기 위한 전원라인 프리차지부(11)를 더 구비한다.
간략하게 동작을 설명하면, 메모리셀에 있던 데이터가 비트라인(BL/BLB)에 실리면 전위차가 야기(A구간)된다.
이 전위차를 증폭시키기 위해 비트라인 감지증폭기가 동작하는데, 최초 비트라인 감지증폭기 드라이버에서 비트라인 감지증폭기의 풀업 전원라인(RTO)을 오버드라이빙전압(VDD)으로 구동(B구간)시켜 비트라인 감지증폭기의 센싱능력을 향상시킨다. 이때, 오버드라이버(N1)는 오버드라이빙 신호(SAP1)를 게이트 입력신호로 받아들여 동작한다. 그리고, 이와 같은 오버드라이빙 구간(B)은 센싱 타임 및 센싱 효율을 고려한 고정된 구간이다.
이어서, 오버드라이빙 신호(SAP1)가 비활성화되고 노멀드라이빙 신호(SAP2)가 활성화되어 비트라인 감지증폭기의 풀업 전원라인(RTO)을 노멀드라이빙 전 압(VCORE)으로 구동(C구간)시킨다.
이때, 비트라인 감지증폭기의 풀업 전원라인(RTO)이 오버드라이빙 전압(VDD) 또는 노멀드라이빙 전압(VCORE)으로 구동시킬 때, 풀다운 전원라인(SB)은 풀다운드라이빙 전압(VSS)으로 구동되고 있어야 한다.
이와 같은 비트라인 감지증폭기 드라이버의 동작에 따라 비트라인 감지증폭기가 동작하게 되는데, 비트라인 감지증폭기의 동작에 따른 비트라인(BL/BLB)의 전압레벨의 변화를 보면 하기와 같다.
도 2는 비트라인 감지증폭기의 동작에 따른 비트라인의 전압레벨의 변화를 설명하기 위한 도면이다.
도 2를 참조하면, 우선, 반도체 메모리 장치의 프리차지 동작으로 인해 비트라인(BL/BLB)이 프리차지전압(VCORE/2)으로 구동(D구간)된다.
이후 메모리셀로 부터 데이터가 출력되어 비트라인(BL/BLB)에 전위차가 야기(A구간)된다. 이것을 비트라인 감지증폭기의 오버드라이빙 동작으로 전위차를 더욱 증폭(B구간)시킨다. 이어 원하는 만큼의 센싱능력을 확보한 후 노멀드라이빙 동작(C동작)으로 데이터를 유지한다.
데이터가 데이터전송라인에 실린 후에는 재차 비트라인(BL/BLB)은 프리차지 전압(VCORE/2)으로 구동된다.
여기서, 오버드라이빙 동작은 앞서 설명한 바와 같이 비트라인 감지증폭기의 풀업 전원라인을 오버드라이빙 전압(VDD)으로 구동하는 동작을 말한다.
그리고, 오버드라이빙 전압(VDD)은 외부에서 인가되는 전압으로써, 환경에 따라 전압 레벨이 변동한다.
이러한 상황에서, 좀 더 개선된 센싱능력을 확보하기 위해서 또는 앞서 설명한 바와 같이 환경에 의해 상기 α값이 증가할 경우 오버드라이빙 동작(B구간)이 끝나고 노멀드라이빙 동작(C구간)으로 전환되어도 비트라인(BL/BLB)의 전압레벨이 코어 전압(VCORE)이 되지 못하고 코어 전압(VCORE)보다 증가된 전압레벨을 갖게 된다.
도 3은 과도한 오버드라이빙 동작으로 인해 상승된 전압 레벨을 갖게되는 비트라인(BL/BLB)을 설명하기 위한 도면이다.
도 3을 참조하면, 오버드라이빙 동작시 과도한 오버드라이빙 전압(VDD+β)으로 비트라인(BL/BLB)을 구동시키게 되고, 이에 따라 노멀드라이빙 동작시에도 코어 전압(VCORE)보다 높은 전압 레벨(VCORE+β)을 유지한다.
그리고, 센싱동작이 끝난 후에도 비트라인(BL/BLB)이 프리차지전압(VCORE/2)보다 높은 전압 레벨(VCORE/2+Δ)으로 구동된다.
이는 반도체 메모리 장치가 고속 동작하는데 방해 요인이 될 뿐만 아니라, 저전력을 갖는 반도체 메모리 장치를 확보하는데에도 방해 요인이 되고 있다.
그래서, 위와 같은 과도한 오버드라이빙 동작으로 인한 전압 레벨의 상승을 하강시키기 위해 코어전압 디스차지 장치를 더 구비하고 있다. 그러나, 이와 같은 디스차지 동작은 전류(CURRENT) 소모면에서 보면 불필요한 전류 소모에 해당한다.
위와는 반대로 오버드라이빙 전압(VDD)의 레벨이 낮을 경우 고정된 오버드라이빙 구간에 의해 비트라인(BL/BLB)이 코어전압(VCORE)에 도달하기 전에 오버드라 이빙 동작이 끝나는 문제점(도 4 참조)이 발생할 수 있다. 이는 비트라인 감지증폭기의 센싱 능력을 감소시키는 원인이 된다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비트라인 감지증폭기에 있어서, 변동하는 오버드라이빙 전압(VDD)에 대응하여 오버드라이빙 구간 폭을 조절하는 반도체 메모리 장치를 제공하는 것을 제1 목적으로 한다.
그리고, 오버드라이빙 구간 폭을 조절하여 최대의 센싱효율을 얻는 반도체 메모리 장치를 제공하는 것을 제2 목적으로 한다.
그리고, 과도한 오버드라이빙 동작으로 인해 상승한 비트라인의 전압을 디스차지(discharge)함에 따라 불필요한 전류를 소모하는 문제점을 해결하는 반도체 메모리 장치를 제공하는 것을 제3 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따르면, 오버드라이빙 동작을 지원하는 비트라인 감지증폭기를 포함하는 반도체 메모리 장치에 있어서, 외부전압을 분배하여 서로 다른 복수의 전압레벨을 생성하는 전압 분배부, 상기 복수의 전압레벨 각각을 다지털신호로 변환하는 복수의 신호 변환부, 상기 복수의 디지털신호에 응답하여 오버드라이빙 구간을 정의하기 위한 지연량으로 외부에 서 인가되는 액티브신호를 지연시키는 지연부 및 상기 지연부로부터 출력된 액티브신호에 응답하여 비트라인 감지증폭기 드라이버 구동제어신호를 생성하는 구동제어신호 생성부를 포함하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 변동(swing)하는 오버드라이빙 전압(VDD)의 레벨에 맞추어 비트라인 감지증폭기의 오버드라이빙 동작 시간을 조절하는 것이 특징이다.
이를 위해 본 발명은 하기와 같은 장치를 제공한다.
도 5는 본 발명의 일실시예에 따른 비트라인 감지증폭기 드라이버 제어신호 생성기를 나타낸 블록도이다.
도 5를 참조하면, 비트라인 감지증폭기 드라이버 제어신호 생성기는 외부전압을 분배하여 서로 다른 복수의 전압레벨(DIV1~DIV3)을 생성하는 전압 분배부(101), 상기 복수의 전압레벨(DIV1~DIV3) 각각을 다지털신호(DETECT1~DETECT3)로 변환하는 복수의 신호 변환부(102), 상기 복수의 디지털신호(DETECT1~DETECT3)에 응답하여 오버드라이빙 구간을 정의하기 위한 지연량으로 외부에서 인가되는 액티브신호(RACT)를 지연시키는 지연부(103) 및 상기 지연부(103)로부터 출력된 액티브지연신호(RACTD)에 응답하여 비트라인 감지증폭기 드라이버 구동제어신호를 생성하는 구동제어신호 생성부(104)를 구비한다.
각 구성요소를 더욱 자세하게 설명하면 하기와 같다.
도 6은 도 5의 전압 분배부(101) 및 신호 변환부(102)를 나타낸 회로도이다.
도 6을 참조하면, 전압 분배부(101)는 직렬로 연결되고 동일한 저항값을 갖는 다수의 저항(R1~R10)으로 구현될 수 있다.
이때, 10개의 저항(R1~R10) 사이의 노드들은 차례로 [VDD-{(VDD/N)×M}]의 값을 갖는다. 여기서, VDD는 전원전압의 레벨이고, N은 총 저항의 개수이며, M은 몇번째 노드인가를 나타낸다. 그리고, 본 실시예에서 분배부(201)는 각각의 전압레벨이 다른 3개의 출력신호(DIV1~DIV3)를 출력한다.
전압 분배부(101)의 출력신호(DIV1~DIV3)는 복수의 신호 변환부(102)의 입력신호로 사용된다.
우선, 제1 신호 변환부(201)에 대해 설명하면, 제1 전압레벨(DIV1)을 게이트 입력으로 하고, 드레인이 전원전압(VDD)과 연결된 제1 엔모스 트랜지스터(N4), 제1 엔모스 트랜지스터(N4)의 출력신호를 각각의 게이트 입력으로 하고 직렬로 연결된 제2 엔모스 트랜지스터(N5), 제3 엔모스 트랜지스터(N6) 및 제4 엔모스 트랜지스터(N7), 접지전압(VSS)을 각각의 게이트 입력으로 하고 직렬로 연결된 제1 피모스 트랜지스터(P1), 제2 피모스 트랜지스터(P2) 및 제3 피모스 트랜지스터(P3), 제2 엔모스 트랜지스터(N5)와 제3 피모스 트랜지스터(P3)의 출력신호를 반전시켜 제1 디지털신호(DETECT1)로 출력하는 인버터(INV1)로 구현할 수 있다.
제2 신호 변환부(203)와 제3 신호 변환부(204)는 동일한 구조를 갖되, 입력신호(DIV1~DIV3)를 게이트 입력으로 하는 각각의 엔모스 트랜지스터 - 예를 들어, 제1 신호 변환부(201)의 제1 엔모스 트랜지스터(N4) - 의 게이트 사이즈는 서로 다 르다. 또는 입력신호(DIV1~DIV3)를 게이트 입력으로 하는 각각의 엔모스 트랜지스터의 출력신호를 게이트 입력으로 하는 엔모스 트랜지스터 - 예를 들어, 제1 신호 변환부(201)의 제2 내지 제4 엔모스 트랜지스터(N5~N7) - 의 게이트 사이즈가 다를 수 있다.
이렇게 게이트 사이즈를 서로 다르게 제조하는 이유는 서로다른 전압 레벨을 갖는 입력신호(DIV1~DIV3)의 레벨에 따라 선택적으로 디지털신호(DETECT1~DETECT3)의 논리레벨을 조절하기 위함이다.
예를들어, 신호 변환부(201~203)에서 변환하고자 하는 전압 레벨 - 검출하고자 하는 전압 레벨은 상기 게이트 사이즈 조절로 선택할 수 있다 - 보다 입력신호(DIV1~DIV3)의 레벨이 높으면 제1 내지 제4 엔모스 트랜지스터(N4~N7)가 턴온(turn on)되어 제1 디지털신호(DETECT1)는 논리레벨 하이가 된다.
반대로, 변환하고자 하는 전압 레벨보다 입력신호(DIV1~DIV3)의 레벨이 낮으면, 제1 내지 제4 엔모스 트랜지스터(N4~N7)가 턴온되지 못하여 제1 디지털신호(DETECT1)는 논리레벨 로우가 된다.
즉, 아날로그 레벨이 디지털 레벨로 전환되게 된다. 따라서, 디지털신호(DETECT1~DETECT3)는 전원전압(VDD)의 레벨에 따라 각각 하이 또는 로우의 논리레벨을 갖게 된다.
이와 같이 생성된 디지털신호(DETECT1~DETECT3)는 지연부(102)에 전달된다.
도 7은 도 5의 지연부(103)를 나타낸 회로도이다.
도 7을 참조하면, 지연부(102)는 액티브신호(RACT)를 지연시키는 제1 지연회 로(301), 제3 디지털신호(DETECT3)에 응답하여 제1 지연회로(301)의 출력신호를 지연시키는 제2 지연회로(302), 제2 디지털신호(DETECT2)에 응답하여 제2 지연회로(302)의 출력신호를 지연시키는 제3 지연회로(303) 및 제1 디지털신호(DETECT1)에 응답하여 제3 지연회로(303)의 출력신호를 지연시키는 제4 지연회로(304)로 구현할 수 있다.
여기서, 제2 지연회로(302)는 제3 디지털신호(DETECT3)를 반전시키는 인버터(INV2), 제1 지연회로(301)의 출력신호와 인버터(INV2)의 출력신호를 입력으로 하는 제2 낸드게이트(NAND2), 제1 지연회로(301)의 출력신호와 제3 디지털신호(DETECT3)를 입력으로 하는 제1 낸드게이트(NAND1), 제2 낸드게이트(NAND2)의 출력신호를 지연시키는 지연장치(DELAY1), 제1 낸드게이트(NAND1)와 지연장치(DELAY1)의 출력신호를 입력으로 하는 노어게이트(NOR1)로 구현할 수 있다.
그리고, 제2 내지 제4 지연회로(302~304)는 서로 다른 지연시간 정보를 갖되, 내부 회로 구성은 동일하다. 즉, 각 지연회로(302~304)는 각 지연장치(DELAY1)의 지연시간 정보만이 차이를 갖을뿐, 동일한 회로로 구현되는 것이다.
또한, 제2 내지 제4 지연회로(302~304)는 좀더 세밀한 오버드라이빙 구간을 갖기 위해 더 많이 구비될 수 있으며, 이에 대응하는 디지털신호(DETECT1~DETECT3)도 더 많이 구비될 수 있다.
그리고, 제1 지연회로(301)는 최소 오버드라이빙 구간을 보장하기 위해 구비되는 회로로써, 변동하는 전원전압(VDD)의 최대치 레벨을 고려한 지연시간 정보를 갖는 것이 바람직하다. 또한, 지연부(102)의 모든 지연시간 정보는 변동하는 전원 전압(VDD)의 최소치 레벨을 고려한 값이여야 한다.
도 8은 도 5의 신호 생성부(104)를 나타낸 회로도이다.
도 8을 참조하면, 신호 생성부(104)는 액티브신호(RACT)와 액티브지연신호(RACTD)를 입력으로 하여 오버드라이빙신호(SAP1), 노멀드라이빙신호(SAP2) 및 풀다운드라이빙신호(SAN)를 생성하여 출력한다.
이를 위해 신호 생성부(104)는 액티브신호(RACT)를 지연시키는 제1 지연장치(DELAY2)와 제2 지연장치(DELAY3), 제1 지연장치(DELAY2)의 출력신호와 액티브지연신호(RACTD)를 입력으로 하는 낸드게이트(NAND3), 낸드게이트(NAND3)의 출력신호를 반전 및 버퍼링하여 오버드라이빙신호(SAP1)으로 출력하는 제1, 제2 및 제3 인버터(INV3, INV5, INV6), 제1 지연장치(DEALY2)의 출력신호를 반전시키는 제4 인버터(INV4), 제1 인버터(INV3)의 출력신호와 제4 인버터(INV4)의 출력신호를 입력으로 하는 노어게이트(NOR2), 노어게이트(NOR2)의 출력신호를 버퍼링하여 노멀드라이빙신호(SAP2)로 출력하는 제5 인버터(INV7)과 제6 인버터(INV8), 제2 지연장치(DELAY3)의 출력신호를 버퍼링하여 풀다운드라이빙신호(SAN)로 출력하는 제7 인버터(INV9)와 제8 인버터(INV10)으로 구현할 수 있다.
상술한 바와 같은 본 발명의 비트라인 감지증폭기 드라이버 제어신호 생성기의 동작을 설명하면, 전압 분배부(101)에서 외부에서 인가되는 전원전압(VDD)을 분배하여 3개의 전압레벨(DIV1~DIV3)을 생성한다. 이때, 분배되는 신호는 보다 효율적인 오버드라이빙 구간을 갖기위한 개수로 검출하는 것이 바람직하다.
이어서, 신호 변환부(102)에서 전압레벨(DIV1~DIV3)을 디지털신 호(DETECT1~DETECT3)로 변환시킨다. 이렇게 생성된 디지털신호(DETECT1~DETECT3)는 지연부(102)의 콘트롤 신호로 사용된다.
이는 전원전압(VDD)의 레벨이 기준레벨보다 높거나 낮아질 경우 상기 디지털신호(DETECT1~DETECT3)에 의해 지연부(103)의 지연회로(302~304)의 사용여부가 결정되어 오버드라이빙 신호(SAP1)의 활성화 폭이 결정되는 것이다.
예를 들어, 전원전압(VDD)의 레벨이 기준레벨보다 높게 공급되면 신호 변환부(102)에서 논리레벨 하이인 3개의 디지털신호(DETECT1~DETECT3)를 출력한다.
이에 응답하여 지연부(103) 내의 제2 내지 제4 지연회로(302~304)가 동작하지 않게 된다. 따라서, 신호 생성부(104)에서 제1 지연회로(301)의 지연시간 정보만을 갖는 오버드라이빙 신호(SAP1)를 생성한다.
결과적으로, 전원전압(VDD)의 레벨이 기준레벨보다 높아지게 되면 활성화 폭이 작은 - 전원전압(VDD)의 레벨이 기준레벨일 경우를 기준으로 함 - 오버드라이빙 신호(SAP1)가 생성되어 오버드라이빙 구간을 결정짖는다.
이와는 반대로, 전원전압(VDD)의 레벨이 기준레벨보다 낮게 공급되면 제1 디지털신호(DETECT1)만이 논리레벨 하이가 되고, 나머지 디지털신호(DETECT2~DETECT3)는 논리레벨 로우가 된다.
이에 응답하여 지연부(103) 내의 제2 및 제3 지연회로(302, 303)는 동작하고, 제4 지연회로(304)만 동작하지 않는다. 따라서, 신호 생성부(104)에서 제1 지연회로(301)의 지연시간 정보와 제2 및 제3 지연회로(302, 303)의 지연시간 정보를 갖는 오버드라이빙 신호(SAP1)를 생성한다.
결과적으로, 전원전압(VDD)의 레벨이 기준레벨보다 낮아지게 되면 활성화 폭이 큰은 - 전원전압(VDD)의 레벨이 기준레벨일 경우를 기준으로 함 - 오버드라이빙 신호(SAP1)가 생성되어 오버드라이빙 구간을 결정짖는다.
이를 뒷받침 하는 도면인 도 9를 참조하면, 그래프(a)에서 전원전압(VDD)의 전압레벨이 기준전압 레벨에서 낮거나(B), 높을(C) 경우에 타이밍 다이어그램(b)을 보면, 전원전압(VDD)의 레벨 변화에 따라 오버드라이빙 구간 - (a)에서 A, B, C는 (b)에서 A, B, C에 대응함을 의미함 - 이 변동함을 알 수 있다.
여기서, 총 센싱구간이 정해진 상태에서 오버드라이빙 구간이 변화할 때마다 노멀드라이빙 구간도 변하게 된다.
본 발명을 정리해 보면, 오버드라이빙 전압(VDD, =전원전압)을 이용하여 센싱동작 효율을 증대시키는 비트라인 감지증폭기에 있어서, 상기 오버드라이빙 전압(VDD)이 변동하게 될때, 이에 대응하여 오버드라이빙 구간 폭을 조절하여 상기 센싱동작 효율을 유지한다.
즉, 오버드라이빙 전압(VDD)의 레벨이 기준레벨보다 낮을 경우에는 오버드라이빙 구간 폭을 증가 시키고, 오버드라이빙 전압(VDD)의 레벨이 기준레벨보다 클 경우에는 오버드라이빙 구간 폭을 감소시키는 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 사용된 로직의 종류 및 배치는 입력신호 및 출력 신호가 모두 하이 액티브 신호인 경우를 일례로 들어 구현한 것이므로, 신호의 액티브 극성이 바뀌면 로직의 구현예 역시 변화될 수 밖에 없으며, 이러한 구현예는 경우의 수가 너무나 방대하고, 또한 그 구현예의 변화가 본 발명이 속하는 기술분아에서 통상의 지식을 가진 자에게 있어 기술적으로 쉽게 유추될 수 있는 사항이므로 각각의 경우에 대해 직접적으로 언급하지는 않기로 한다.
이상에서 살펴본 바와 같이, 본 발명은 변동하는 오버드라이빙 전압(VDD)에 대응하여 오버드라이빙 구간 폭을 조절하는 반도체 메모리 장치를 제공한다.
따라서, 조절된 오버드라이빙 구간 폭에 의해 항상 최대의 센싱효율을 얻는다.
그리고, 과도한 오버드라이빙 동작으로 인해 상승한 비트라인의 전압을 디스차지(discharge)함에 따라 불필요한 전류를 소모하는 문제점을 해결하여 전류소모량을 감소시키는 효과를 얻을 수 있다.

Claims (8)

  1. 오버드라이빙 동작을 지원하는 비트라인 감지증폭기를 포함하는 반도체 메모리 장치에 있어서,
    외부전압을 분배하여 서로 다른 복수의 전압레벨을 생성하는 전압 분배부;
    상기 복수의 전압레벨 각각을 다지털신호로 변환하는 복수의 신호 변환부;
    상기 복수의 디지털신호에 응답하여 오버드라이빙 구간을 정의하기 위한 지연량으로 외부에서 인가되는 액티브신호를 지연시키는 지연부; 및
    상기 지연부로부터 출력된 액티브신호에 응답하여 비트라인 감지증폭기 드라이버 구동제어신호를 생성하는 구동제어신호 생성부
    를 포함하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 전압 분배부는 복수개의 저항인 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 신호 변환부는 서로다른 게이트 사이즈를 갖는 복수개의 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 신호 변환부는 상기 전압 분배부의 출력신호를 게이트 입력으로 하고, 드레인이 전원전압(VDD)과 연결된 제1 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 출력신호를 각각의 게이트 입력으로 하고 직렬로 연결된 제2 엔모스 트랜지스터, 제3 엔모스 트랜지스터 및 제4 엔모스 트랜지스터;
    접지전압(VSS)을 각각의 게이트 입력으로 하고 직렬로 연결된 제1 피모스 트랜지스터, 제2 피모스 트랜지스터 및 제3 피모스 트랜지스터; 및
    상기 제2 엔모스 트랜지스터와 제3 피모스 트랜지스터의 출력신호를 반전시켜 제1 디지털신호로 출력하는 제1 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 지연부는 서로 다른 지연량을 갖는 복수개의 지연회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 지연부는 최소 오버드라이빙 구간을 보장하기 위한 제1 지연회로를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 지연회로는 ,
    상기 디지털신호를 반전시키는 제2 인버터;
    액티브신호와 제2 인버터의 출력신호를 입력으로 하는 제1 낸드게이트;
    상기 액티브신호와 상기 디지털신호를 입력으로 하는 제2 낸드게이트;
    상기 제1 낸드게이트의 출력신호를 지연시키는 제1 지연장치; 및
    제2 낸드게이트와 상기 지연장치의 출력신호를 입력으로 하는 제1 노어게이트
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1항에 있어서,
    상기 구동제어신호 생성부는,
    상기 액티브신호를 지연시키는 제2 지연장치 및 제3 지연장치;
    상기 제2 지연장치의 출력신호와 상기 지연부의 출력신호를 입력으로 하는 제3 낸드게이트;
    상기 제3 낸드게이트의 출력신호를 반전 및 버퍼링하여 오버드라이빙신호로 출력하는 제3, 제4 및 제5 인버터;
    상기 제2 지연장치의 출력신호를 반전시키는 제6 인버터;
    상기 제3 인버터의 출력신호와 제6 인버터의 출력신호를 입력으로 하는 제2 노어게이트;
    상기 제2 노어게이트의 출력신호를 버퍼링하여 노멀드라이빙신호로 출력하는 제7 인버터과 제8 인버터; 및
    상기 제3 지연장치의 출력신호를 버퍼링하여 풀다운드라이빙신호로 출력하는 제9 인버터와 제10 인버터
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976407B1 (ko) 2008-12-04 2010-08-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동 방법

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
MX2009013430A (es) * 2007-06-19 2010-01-15 Ericsson Telefon Ab L M Metodos y sistemas para programar recursos en un sistema de telecomunicaciones.
KR100908814B1 (ko) * 2007-08-29 2009-07-21 주식회사 하이닉스반도체 코어전압 방전회로 및 이를 포함하는 반도체 메모리장치
KR100849074B1 (ko) * 2007-09-10 2008-07-30 주식회사 하이닉스반도체 반도체 메모리 장치
KR100866146B1 (ko) * 2007-10-11 2008-10-31 주식회사 하이닉스반도체 센스 앰프 제어 회로
DE102007051669A1 (de) 2007-10-26 2009-04-30 Carl Zeiss Smt Ag Abbildende Optik, Projektionsbelichtungsanlage für die Mikrolithographie mit einer derartigen abbildenden Optik sowie Verfahren zur Herstellung eines mikrostrukturierten Bauteils mit einer derartigen Projektionsbelichtungsanlage
KR20120095609A (ko) * 2011-02-21 2012-08-29 삼성전자주식회사 반도체 메모리 시스템 및 이의 프로그램 방법
US9659629B2 (en) * 2015-03-27 2017-05-23 SK Hynix Inc. Sense amplifier driving device
TWI736425B (zh) * 2020-09-18 2021-08-11 瑞昱半導體股份有限公司 晶片封裝構件及其晶片功能執行方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302467A (ja) 1997-04-22 1998-11-13 Hitachi Ltd 半導体集積回路装置
KR19980086263A (ko) * 1997-05-31 1998-12-05 구본준 비트라인 센스앰프의 오버드라이빙 방법
KR19990066047A (ko) * 1998-01-21 1999-08-16 구본준 오버 드라이빙 제어회로
KR20020057280A (ko) * 2000-12-30 2002-07-11 박종섭 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11273346A (ja) 1998-03-18 1999-10-08 Hitachi Ltd 半導体装置
KR100349371B1 (ko) * 1999-11-30 2002-08-21 주식회사 하이닉스반도체 반도체 메모리 장치의 프리페치/리스토어 방법 및 그 회로
US6347058B1 (en) 2000-05-19 2002-02-12 International Business Machines Corporation Sense amplifier with overdrive and regulated bitline voltage
KR100486260B1 (ko) * 2002-09-11 2005-05-03 삼성전자주식회사 동기식 디램의 고주파수 동작을 위한 비트라인 센스앰프구동 제어회로 및 그 구동 제어방법
KR100541367B1 (ko) * 2003-07-15 2006-01-11 주식회사 하이닉스반도체 오버드라이빙 구조를 가진 반도체 메모리 소자
KR100668506B1 (ko) 2004-05-06 2007-01-12 주식회사 하이닉스반도체 위치에 따른 오버드라이빙 구동량을 테스트하기 위한반도체메모리소자
KR20060018972A (ko) * 2004-08-26 2006-03-03 주식회사 하이닉스반도체 비트 라인 감지 증폭기 제어 회로
KR100625793B1 (ko) 2004-12-28 2006-09-20 주식회사 하이닉스반도체 반도체메모리소자
KR100571648B1 (ko) 2005-03-31 2006-04-17 주식회사 하이닉스반도체 반도체 메모리 소자의 오버 드라이버 제어신호 생성회로
KR100673903B1 (ko) 2005-04-30 2007-01-25 주식회사 하이닉스반도체 비트라인 오버 드라이빙 스킴을 가진 반도체 메모리 소자 및 그의 비트라인 감지증폭기 구동방법
KR100739992B1 (ko) 2005-05-30 2007-07-16 주식회사 하이닉스반도체 센스앰프 오버 드라이빙 구조를 갖는 반도체 메모리 장치및 그것의 센스앰프를 오버 드라이빙시키는 방법
JP4800668B2 (ja) 2005-05-31 2011-10-26 パナソニック株式会社 半導体集積回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10302467A (ja) 1997-04-22 1998-11-13 Hitachi Ltd 半導体集積回路装置
KR19980086263A (ko) * 1997-05-31 1998-12-05 구본준 비트라인 센스앰프의 오버드라이빙 방법
KR19990066047A (ko) * 1998-01-21 1999-08-16 구본준 오버 드라이빙 제어회로
KR20020057280A (ko) * 2000-12-30 2002-07-11 박종섭 전류효율과 안정성을 향상시킨 센스앰프 오버드라이브 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100976407B1 (ko) 2008-12-04 2010-08-17 주식회사 하이닉스반도체 반도체 메모리 장치 및 그의 구동 방법

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US20080080281A1 (en) 2008-04-03
US7515492B2 (en) 2009-04-07

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