KR100752650B1 - 데이터 버스라인의 부하를 감소시키기 위한 트라이스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체메모리장치 - Google Patents

Abstract

데이터 버스라인의 부하를 감소시킬 수 있는 트라이 스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체 메모리장치가 개시된다. 상기 반도체 메모리장치는, 제1 및 제2입출력 라인, 데이터 버스라인, 제1입출력라인 감지증폭 회로, 및 제2입출력라인 감지증폭 회로를 구비한다. 상기 제1입출력라인 감지증폭 회로는, 상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함한다. 상기 제2입출력라인 감지증폭 회로는, 상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으로 출력하는 제2드라이버를 포함한다. 특히 상기 제1감지증폭부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2감지증폭부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1드라이버는 그 출력부하가 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 한다.

Description

데이터 버스라인의 부하를 감소시키기 위한 트라이 스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체 메모리장치{Tri-state output driver arranging method and semiconductor memory device using the same}

도 1은 반도체 메모리장치의 데이터 패쓰중에서 입출력 라인 감지증폭 회로와 관련되는 부분을 보여주는 도면이다.

도 2는 본 발명의 일실시예에 따른 트라이 스테이트 출력 드라이버 배치방법을 이용하는 반도체 메모리장치를 나타내는 도면이다.

도 3은 본 발명의 다른 실시예에 따른 트라이 스테이트 출력 드라이버 배치방법을 이용하는 반도체 메모리장치를 나타내는 도면이다.

본 발명은 반도체 메모리장치에 관한 것으로서, 특히 데이터 버스라인의 부하를 감소시키기 위한 트라이 스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체 메모리장치에 관한 것이다.

근래에 고속 시스템에 대한 요구에 따라 반도체 메모리장치는 점점 고속화되어 가고 있다. 반도체 메모리 장치를 고속화하기 위해서는 데이터 신호가 전달되는 데이터 패쓰(path)의 지연시간을 최소화하는 것이 필요하다. 반도체 메모리장치의 데이터 패쓰 구조에 대한 일예가 미국특허 번호 5,966,338에 기재되어 있다.

도 1은 반도체 메모리장치의 데이터 패쓰중에서 입출력 라인 감지증폭 회로와 관련되는 부분을 보여주는 도면이다.

도 1을 참조하면, 데이터 버스라인(DB)에는 복수개의 입출력라인 감지증폭 회로들(11,13)이 연결되고 입출력라인 감지증폭 회로들(11,13)에는 각각 입출력라인들(IO1,IO2)이 연결된다. 그리고 입출력라인들(IO1,IO2)은 메모리셀 어레이(미도시)에 연결된다.

예컨대 X32 비트 구성(bit organization)을 갖는 DDR(Double Data Rate) 싱크로너스 디램의 경우에는 32개의 짝수(even) 입출력라인 감지증폭 회로들과 32개의 홀수(odd) 입출력라인 감지증폭 회로들이 데이터 버스라인(DB)에 연결된다. 도 1에는 두개의 입출력라인 감지증폭 회로들(11,13)만 도시되어 있다. 입출력라인 감지증폭 회로(11)는 짝수(even) 입출력라인 감지증폭 회로를 나타내고 입출력라인 감지증폭 회로(13)는 홀수(odd) 입출력라인 감지증폭 회로를 나타낸다.

입출력라인 감지증폭 회로들(11,13)은 입출력 라인(IO1,IO2)을 통해 입력되는 데이터를 수신하여 감지증폭하는 감지증폭부(11A,13A) 및 감지증폭부(11A,13A)의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 데이터 버스라인(DB)으로 출력하는 드라이버(11B,13B)를 포함하여 구성된다. 데이터 버스라인(DB) 상의 신호는 멀티플렉서(15)를 통해 출력된다.

한편 입출력라인 감지증폭 회로(11)의 감지증폭부(11A) 및 드라이버(11B)는 서로 동일 영역에 묶어서 배치된다. 또한 입출력라인 감지증폭 회로(13)의 감지증폭부(13A) 및 드라이버(13B)는 서로 동일 영역에 묶어서 배치된다.

그런데 상술한 바와 같은 종래의 배치방법을 사용하는 경우에는 데이터 버스라인(DB)의 길이가 길어지고 그 결과 데이터 버스라인(DB)의 부하가 커지게 된다. 이로 인해 데이터 버스라인(DB) 상에서의 지연시간이 증가되어 반도체 메모리장치의 동작속도를 떨어뜨리게 된다.

본 발명이 이루고자하는 기술적 과제는, 데이터 버스라인의 부하를 감소시킬 수 있는 트라이 스테이트 출력 드라이버 배치방법 및 이를 이용하는 반도체 메모리장치를 제공하는 데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 제1 및 제2입출력 라인, 데이터 버스라인, 제1입출력라인 감지증폭 회로, 및 제2입출력라인 감지증폭 회로를 구비한다.

상기 제1입출력라인 감지증폭 회로는, 상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함한다. 상기 제2입출력라인 감지증폭 회로는, 상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으 로 출력하는 제2드라이버를 포함한다.

특히 상기 제1입출력라인 감지증폭 회로의 상기 제1감지증폭부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2입출력라인 감지증폭 회로의 상기 제2감지증폭부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1입출력라인 감지증폭 회로의 상기 제1드라이버는 그 출력부하가 상기 제2입출력라인 감지증폭 회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리장치는, 출력라인, 제1논리회로, 및 제2논리회로를 구비한다.

상기 제1논리회로는, 제1데이터를 수신하는 제1입력부 및 상기 제1입력부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 출력라인으로 제공하는 제1드라이버를 포함한다. 상기 제2논리회로는, 제2데이터를 수신하는 제2입력부 및 상기 제2입력부의 출력들에 응답하여 트라이 스테이트 출력을 상기 출력라인으로 제공하는 제2드라이버를 포함한다.

특히 상기 제1논리회로의 상기 제1입력부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2논리회로의 상기 제2입력부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1논리회로의 상기 제1드라이버는 그 출력부하가 상기 제2논리회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 트라이 스테 이트 출력 드라이버 배치방법은, 제1 및 제2입출력 라인, 데이터 버스라인, 상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함하는 제1입출력라인 감지증폭 회로, 및 상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으로 출력하는 제2드라이버를 포함하는 제2입출력라인 감지증폭 회로를 구비하는 반도체 메모리장치에서,

상기 제1입출력라인 감지증폭 회로의 상기 제1감지증폭부 및 상기 제1드라이버를 분리하여 서로 다른 영역에 배치하는 단계; 상기 제2입출력라인 감지증폭 회로의 상기 제2감지증폭부 및 상기 제2드라이버를 서로 동일 영역에 배치하는 단계; 및 상기 제1입출력라인 감지증폭 회로의 상기 제1드라이버를 그 출력부하가 상기 제2입출력라인 감지증폭 회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치하는 단계를 구비하는 것을 특징으로 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 트라이 스테이트 출력 드라이버 배치방법은, 출력라인, 제1데이터를 수신하는 제1입력부 및 상기 제1입력부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 출력라인으로 제공하는 제1드라이버를 포함하는 제1논리회로, 및 제2데이터를 수신하는 제2입력부 및 상기 제2입력부의 출력들에 응답하여 트라이 스테이트 출력을 상 기 출력라인으로 제공하는 제2드라이버를 포함하는 제2논리회로를 구비하는 반도체 메모리장치에서,

상기 제1논리회로의 상기 제1입력부 및 상기 제1드라이버를 분리하여 서로 다른 영역에 배치하는 단계; 상기 제2논리회로의 상기 제2입력부 및 상기 제2드라이버를 서로 동일 영역에 배치하는 단계; 및 상기 제1논리회로의 상기 제1드라이버를 그 출력부하가 상기 제2논리회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치하는 단계를 구비하는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 2는 본 발명의 일실시예에 따른 트라이 스테이트 출력 드라이버 배치방법을 이용하는 반도체 메모리장치를 나타내는 도면이다.

도 2를 참조하면, 데이터 버스라인(DB)에는 복수개의 입출력라인 감지증폭 회로들(21,23)이 연결되고 입출력라인 감지증폭 회로들(21,23)에는 각각 입출력라인들(IO1,IO2)이 연결된다. 예컨대 X32 비트 구성(bit organization)을 갖는 DDR(Double Data Rate) 싱크로너스 디램의 경우에는 32개의 짝수(even) 입출력라인 감지증폭 회로들과 32개의 홀수(odd) 입출력라인 감지증폭 회로들이 데이터 버스라인(DB)에 연결된다.

도 2에는 두개의 입출력라인 감지증폭 회로들(21,23)만 도시되어 있다. 그리고 도 2에는 도시되지 않았지만 입출력라인들(IO1,IO2)은 메모리셀 어레이에 연결된다.

입출력라인 감지증폭 회로들(21,23)은 감지증폭부 및 드라이버를 포함하여 구성된다. 즉 제1입출력라인 감지증폭 회로(21)는 제1입출력 라인(IO1)을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부(21A) 및 제1감지증폭부(21A)의 출력들(SO11,SO12)에 응답하여 트라이 스테이트(tri-state) 출력을 데이터 버스라인(DB)으로 출력하는 제1드라이버(21B)를 포함하여 구성된다.

제2입출력라인 감지증폭 회로(23)는 제2입출력 라인(IO2)을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부(23A) 및 제2감지증폭부(23A)의 출력들(SO21,SO22)에 응답하여 트라이 스테이트(tri-state) 출력을 데이터 버스라인(DB)으로 출력하는 제2드라이버(23B)를 포함하여 구성된다.

데이터 버스라인(DB) 상의 신호는 멀티플렉서(25)를 통해 출력된다. 상기 반도체 메모리장치가 DDR 싱크로너스 디램인 경우 제1입출력라인 감지증폭 회로(21)는 짝수(even) 입출력라인 감지증폭 회로이고 제2입출력라인 감지증폭 회로(23)는 홀수(odd) 입출력라인 감지증폭 회로인 것이 바람직하다.

특히 제2입출력라인 감지증폭 회로(23)의 제2감지증폭부(23A) 및 제2드라이버(23B)는 서로 동일 영역에 배치되는 반면에, 제1입출력라인 감지증폭 회로(21)의 제1감지증폭부(21A) 및 제1드라이버(21B)는 분리되어 서로 다른 영역에 배치된다. 그리고 제1입출력라인 감지증폭 회로(21)의 제1드라이버(21B)는 그 출력부하가 제2입출력라인 감지증폭 회로(23)의 제2드라이버(23B)의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치된다.

이와 같이 배치됨으로써 데이터 버스라인(DB)의 길이가 크게 줄어들 수 있으며 그 결과 데이터 버스라인(DB)의 부하가 크게 감소된다. 따라서 데이터 버스라인(DB) 상에서의 지연시간이 감소되어 반도체 메모리장치의 동작속도가 향상될 수 있다.

한편 제1감지증폭부(21A) 및 제2감지증폭부(23A)는 여러가지 다양한 형태로 구성될 수 있으며 또한 당업자에게 자명한 것이므로 여기에서 상세한 구성은 생략된다. 제1드라이버(21B)는 PMOS 드라이브 트랜지스터(21B1) 및 NMOS 드라이브 트랜지스터(21B2)를 포함하여 구성된다. 마찬가지로 제2드라이버(23B)는 PMOS 드라이브 트랜지스터(23B1) 및 NMOS 드라이브 트랜지스터(23B2)를 포함하여 구성된다.

제1입출력라인 감지증폭 회로(21)의 동작을 간단히 설명하면, 제어신호(CON1)가 논리 하이(high)인 상태에서 제1입출력 라인(IO1)을 통해 입력되는 데이터가 논리 하이이면, 제1감지증폭부(21A)의 출력신호(SO11)는 논리 로우(low)가 되고 제1감지증폭부(21A)의 다른 출력신호(SO12)도 논리 로우가 된다. 이에 따라 제1드라이버(21B)의 PMOS 드라이브 트랜지스터(21B1)는 턴온되고 제1드라이버(21B)의 NMOS 드라이브 트랜지스터(21B2)는 턴오프된다. 그 결과 데이터 버스라인(DB)의 레벨은 논리 하이가 된다.

제어신호(CON1)가 논리 하이(high)인 상태에서 제1입출력 라인(IO1)을 통해 입력되는 데이터가 논리 로우이면, 제1감지증폭부(21A)의 출력신호(SO11)는 논리 하이가 되고 제1감지증폭부(21A)의 다른 출력신호(SO12)도 논리 하이가 된다. 이에 따라 제1드라이버(21B)의 PMOS 드라이브 트랜지스터(21B1)는 턴오프되고 제1드라이버(21B)의 NMOS 드라이브 트랜지스터(21B2)는 턴온된다. 그 결과 데이터 버스라인(DB)의 레벨은 논리 로우가 된다.

제어신호(CON1)가 논리 로우인 경우에는 제1입출력 라인(IO1)을 통해 입력되는 데이터에 무관하게 제1감지증폭부(21A)의 출력신호(SO11)는 논리 하이가 되고 제1감지증폭부(21A)의 다른 출력신호(SO12)는 논리 로우가 된다. 이에 따라 제1드라이버(21B)의 PMOS 드라이브 트랜지스터(21B1)는 턴오프되고 제1드라이버(21B)의 NMOS 드라이브 트랜지스터(21B2)도 턴오프된다. 그 결과 데이터 버스라인(DB)은 플로우트(float)된다.

이와 같이 제1드라이버(21B)는 제어신호(CON1) 및 제1입출력 라인(IO1)을 통해 입력되는 데이터의 상태에 따라 트라이 스테이트(tri-state) 출력(즉, 논리 하이, 논리 로우, 또는 플로우트)을 데이터 버스라인(DB)으로 출력한다.

한편 제2입출력라인 감지증폭 회로(23)의 동작은 제1입출력라인 감지증폭 회로(21)의 동작과 동일하므로 여기에서 상세한 동작설명은 생략된다.

상술한 본 발명의 일실시예에 따른 트라이 스테이트 출력 드라이버 배치방법은 입출력라인 감지증폭 회로들 뿐만 아니라 다른 논리회로들에도 적용될 수 있다. 도 3은 본 발명의 다른 실시예에 따른 트라이 스테이트 출력 드라이버 배치방법을 이용하는 반도체 메모리장치를 나타내는 도면이다.

도 3을 참조하면, 공통 출력라인(DB)에는 복수개의 논리회로들(31,33)이 연결되고 논리회로들(31,33)에는 각각의 데이터(DATA1,DATA2)가 입력된다. 도 3에는 두개의 논리회로들(31,33)만 도시되어 있다.

논리회로들(31,33)은 입력부 및 드라이버를 포함하여 구성된다. 즉 제1논리회로(31)는 제1데이터(DATA1)를 수신하는 제1입력부(31A) 및 제1입력부(31A)의 출력들(LO11,LO12)에 응답하여 트라이 스테이트(tri-state) 출력을 출력라인(DB)으로 출력하는 제1드라이버(31B)를 포함하여 구성된다.

제2논리회로(33)는 제2데이터(DATA2)를 수신하는 제2입력부(33A) 및 제2입력부(33A)의 출력들(LO21,LO22)에 응답하여 트라이 스테이트(tri-state) 출력을 출력라인(DB)으로 출력하는 제2드라이버(33B)를 포함하여 구성된다. 출력라인(DB) 상의 신호는 멀티플렉서(35)를 통해 출력된다.

특히 제2논리회로(33)의 제2입력부(33A) 및 제2드라이버(33B)는 서로 동일 영역에 배치되는 반면에, 제1논리회로(31)의 제1입력부(31A) 및 제1드라이버(31B)는 분리되어 서로 다른 영역에 배치된다. 그리고 제1논리회로(31)의 제1드라이버(31B)는 그 출력부하가 제2논리회로(33)의 제2드라이버(33B)의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치된다.

이와 같이 배치됨으로써 출력라인(DB)의 길이가 크게 줄어들 수 있으며 그 결과 출력라인(DB)의 부하가 크게 감소된다. 따라서 출력라인(DB) 상에서의 지연시간이 감소되어 반도체 메모리장치의 동작속도가 향상될 수 있다.

한편 제1입력부(31A)는 낸드게이트(31A1), 낸드게이트(31A2), 인버터(31A3), 및 인버터(31A4)를 포함하여 구성된다. 제2입력부(33A)는 낸드게이트(33A1), 낸드게이트(33A2), 인버터(33A3), 및 인버터(33A4)를 포함하여 구성된다. 제1드라이버(31B)는 PMOS 드라이브 트랜지스터(31B1) 및 NMOS 드라이브 트랜지스터(31B2)를 포함하여 구성된다. 마찬가지로 제2드라이버(33B)는 PMOS 드라이브 트랜지스터(33B1) 및 NMOS 드라이브 트랜지스터(33B2)를 포함하여 구성된다.

한편 제1입력부(31A) 및 제2입력부(33A)는 여러가지 다양한 형태로 구성될 수 있음은 당업자에게 자명하다.

제1논리회로(31)의 동작을 간단히 설명하면, 제어신호(CON1)가 논리 하이(high)인 상태에서 제1데이터(DATA1)가 논리 하이이면, 제1입력부(31A)의 출력신호(LO11)는 논리 로우(low)가 되고 제1입력부(31A)의 다른 출력신호(LO12)도 논리 로우가 된다. 이에 따라 제1드라이버(31B)의 PMOS 드라이브 트랜지스터(31B1)는 턴온되고 제1드라이버(31B)의 NMOS 드라이브 트랜지스터(31B2)는 턴오프된다. 그 결과 출력라인(DB)의 레벨은 논리 하이가 된다.

제어신호(CON1)가 논리 하이(high)인 상태에서 제1데이터(DATA1)가 논리 로우이면, 제1입력부(31A)의 출력신호(LO11)는 논리 하이가 되고 제1입력부(31A)의 다른 출력신호(LO12)도 논리 하이가 된다. 이에 따라 제1드라이버(31B)의 PMOS 드라이브 트랜지스터(31B1)는 턴오프되고 제1드라이버(31B)의 NMOS 드라이브 트랜지스터(31B2)는 턴온된다. 그 결과 출력라인(DB)의 레벨은 논리 로우가 된다.

제어신호(CON1)가 논리 로우인 경우에는 제1데이터(DATA1)에 무관하게 제1입 력부(31A)의 출력신호(LO11)는 논리 하이가 되고 제1입력부(31A)의 다른 출력신호(LO12)는 논리 로우가 된다. 이에 따라 제1드라이버(31B)의 PMOS 드라이브 트랜지스터(31B1)는 턴오프되고 제1드라이버(31B)의 NMOS 드라이브 트랜지스터(31B2)도 턴오프된다. 그 결과 출력라인(DB)은 플로우트(float)된다.

이와 같이 제1드라이버(31B)는 제어신호(CON1) 및 제1데이터(DATA1)의 상태에 따라 트라이 스테이트(tri-state) 출력(즉, 논리 하이, 논리 로우, 또는 플로우트)을 출력라인(DB)으로 출력한다.

한편 제2논리회로(33)의 동작은 제1논리회로(31)의 동작과 동일하므로 여기에서 상세한 동작설명은 생략된다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 트라이 스테이트 출력 드라이버 배치방법을 이용하는 반도체 메모리장치에서는 데이터 버스라인의 길이가 크게 줄어들 수 있으며 그 결과 데이터 버스라인의 부하가 크게 감소된다. 따라서 데이터 버스라인 상에서의 지연시간이 감소되어 반도체 메모리장치의 동작속도가 향상될 수 있다.

Claims (10)

1. 제1 및 제2입출력 라인;

   데이터 버스라인;

   상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함하는 제1입출력라인 감지증폭 회로; 및

   상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으로 출력하는 제2드라이버를 포함하는 제2입출력라인 감지증폭 회로를 구비하고,

   상기 제1입출력라인 감지증폭 회로의 상기 제1감지증폭부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2입출력라인 감지증폭 회로의 상기 제2감지증폭부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1입출력라인 감지증폭 회로의 상기 제1드라이버는 그 출력부하가 상기 제2입출력라인 감지증폭 회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 제1드라이버는,

   전원전압과 상기 데이터 버스라인 사이에 연결되고 게이트에 상기 제1감지증폭부의 제1출력이 인가되는 PMOS 트랜지스터; 및

   상기 데이터 버스라인과 접지전압 사이에 연결되고 게이트에 상기 제1감지증폭부의 제2출력이 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
3. 제1항에 있어서, 상기 제2드라이버는,

   전원전압과 상기 데이터 버스라인 사이에 연결되고 게이트에 상기 제2감지증폭부의 제1출력이 인가되는 PMOS 트랜지스터; 및

   상기 데이터 버스라인과 접지전압 사이에 연결되고 게이트에 상기 제2감지증폭부의 제2출력이 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
4. 출력라인;

   제1데이터를 수신하는 제1입력부 및 상기 제1입력부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 출력라인으로 제공하는 제1드라이버를 포함하는 제1논리회로; 및

   제2데이터를 수신하는 제2입력부 및 상기 제2입력부의 출력들에 응답하여 트라이 스테이트 출력을 상기 출력라인으로 제공하는 제2드라이버를 포함하는 제2논리회로를 구비하고,

   상기 제1논리회로의 상기 제1입력부 및 상기 제1드라이버는 분리되어 서로 다른 영역에 배치되고, 상기 제2논리회로의 상기 제2입력부 및 상기 제2드라이버는 서로 동일 영역에 배치되며, 상기 제1논리회로의 상기 제1드라이버는 그 출력부하가 상기 제2논리회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치되는 것을 특징으로 하는 반도체 메모리장치.
5. 제4항에 있어서, 상기 제1입력부는,

   제1제어신호 및 상기 제1데이터를 낸드게이팅하여 상기 제1입력부의 제1출력을 발생하는 낸드게이트;

   상기 제1데이터를 반전시키는 제1인버터;

   상기 제1제어신호 및 상기 제1인버터의 출력을 낸드게이팅하는 제2낸드게이트; 및

   상기 제2낸드게이트의 출력을 반전시켜 상기 제1입력부의 제2출력을 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
6. 제4항에 있어서, 상기 제1드라이버는,

   전원전압과 상기 출력라인 사이에 연결되고 게이트에 상기 제1입력부의 제1출력이 인가되는 PMOS 트랜지스터; 및

   상기 출력라인과 접지전압 사이에 연결되고 게이트에 상기 제1입력부의 제2출력이 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
7. 제4항에 있어서, 상기 제2입력부는,

   제2제어신호 및 상기 제2데이터를 낸드게이팅하여 상기 제2입력부의 제1출력을 발생하는 낸드게이트;

   상기 제2데이터를 반전시키는 제1인버터;

   상기 제2제어신호 및 상기 제1인버터의 출력을 낸드게이팅하는 제2낸드게이트; 및

   상기 제2낸드게이트의 출력을 반전시켜 상기 제2입력부의 제2출력을 발생하는 제2인버터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
8. 제4항에 있어서, 상기 제2드라이버는,

   전원전압과 상기 출력라인 사이에 연결되고 게이트에 상기 제2입력부의 제1출력이 인가되는 PMOS 트랜지스터; 및

   상기 출력라인과 접지전압 사이에 연결되고 게이트에 상기 제2입력부의 제2출력이 인가되는 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리장치.
9. 제1 및 제2입출력 라인, 데이터 버스라인, 상기 제1입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제1감지증폭부 및 상기 제1감지증폭부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 데이터 버스라인으로 출력하는 제1드라이버를 포함하는 제1입출력라인 감지증폭 회로, 및 상기 제2입출력 라인을 통해 입력되는 데이터를 수신하여 감지증폭하는 제2감지증폭부 및 상기 제2감지증폭부의 출력들에 응답하여 트라이 스테이트 출력을 상기 데이터 버스라인으로 출력하는 제2드라이버를 포함하는 제2입출력라인 감지증폭 회로를 구비하는 반도체 메모리장치에서의 트라이 스테이트 출력 드라이버 배치방법에 있어서,

   상기 제1입출력라인 감지증폭 회로의 상기 제1감지증폭부 및 상기 제1드라이버를 분리하여 서로 다른 영역에 배치하는 단계;

   상기 제2입출력라인 감지증폭 회로의 상기 제2감지증폭부 및 상기 제2드라이버를 서로 동일 영역에 배치하는 단계; 및

   상기 제1입출력라인 감지증폭 회로의 상기 제1드라이버를 그 출력부하가 상기 제2입출력라인 감지증폭 회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치하는 단계를 구비하는 것을 특징으로 하는 트라이 스테이트 출력 드라이버 배치방법.
10. 출력라인, 제1데이터를 수신하는 제1입력부 및 상기 제1입력부의 출력들에 응답하여 트라이 스테이트(tri-state) 출력을 상기 출력라인으로 제공하는 제1드라이버를 포함하는 제1논리회로, 및 제2데이터를 수신하는 제2입력부 및 상기 제2입력부의 출력들에 응답하여 트라이 스테이트 출력을 상기 출력라인으로 제공하는 제2드라이버를 포함하는 제2논리회로를 구비하는 반도체 메모리장치에서의 트라이 스테이트 출력 드라이버 배치방법에 있어서,

    상기 제1논리회로의 상기 제1입력부 및 상기 제1드라이버를 분리하여 서로 다른 영역에 배치하는 단계;

    상기 제2논리회로의 상기 제2입력부 및 상기 제2드라이버를 서로 동일 영역에 배치하는 단계; 및

    상기 제1논리회로의 상기 제1드라이버를 그 출력부하가 상기 제2논리회로의 상기 제2드라이버의 출력부하와 실질적으로(substantially) 동일한 값을 갖는 위치에 배치하는 단계를 구비하는 것을 특징으로 하는 트라이 스테이트 출력 드라이버 배치방법.

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