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KR100732390B1 - current mirror type circuit for compensating leakage current - Google Patents

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KR100732390B1
KR100732390B1 KR1020010087911A KR20010087911A KR100732390B1 KR 100732390 B1 KR100732390 B1 KR 100732390B1 KR 1020010087911 A KR1020010087911 A KR 1020010087911A KR 20010087911 A KR20010087911 A KR 20010087911A KR 100732390 B1 KR100732390 B1 KR 100732390B1
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leakage current
bit
signal
node
bit line
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이광진
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매그나칩 반도체 유한회사
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Abstract

본 발명은 누설 전류 보상 회로를 비트 라인에 구성하여 셀 데이터의 손실 및 정적 파워(static power)의 소모를 줄일 수 있도록한 전류 미러형 누설 전류 보상 회로에 관한 것으로, 셀 어레이;상기 셀 어레이의 각 셀들에 연결되는 비트 라인(Bit),/비트 라인(Bitb)의 사이에 구성되어 비트 라인(Bit),/비트 라인(Bitb)의 누설 전류를 검출하는 누설 전류 검출부;각각 비트 라인(Bit),/비트 라인(Bitb)에 연결되어 리드/라이트 구간 및 제 1 프리차지 구간(P1)에서 누설 전류를 보상하는 제 1 누설 전류 보상 블록,제 2 누설 전류 보상 블록;모드 전환 신호(SWb)에 의해 일반 프리차지 모드와 다이나믹 커런트 미러 모드를 선택적으로 변환하는 제 1 동작 모드 변환부,제 2 동작 모드 변환부를 포함하여 구성되어 상기 누설 전류 검출부에서 누설 전류가 검출되면 같은 양의 전류가 제 1 누설 전류 보상 블록,제 2 누설 전류 보상 블록을 통하여 비트 라인(Bit),/비트 라인(Bitb)으로 공급되는 것을 특징으로 한다.
The present invention relates to a current mirror type leakage current compensation circuit configured to reduce leakage of cell data and consumption of static power by configuring a leakage current compensation circuit in a bit line, including: a cell array; each cell array; A leakage current detector configured between the bit lines Bit / Bitb connected to the cells and detecting leakage currents of the bit lines Bit / Bitb; each bit line Bit, The first leakage current compensation block and a second leakage current compensation block connected to the bit line Bitb to compensate for leakage current in the read / write period and the first precharge period P1; A first operation mode conversion unit for selectively converting the normal precharge mode and the dynamic current mirror mode, and a second operation mode conversion unit, and the same amount of current when the leakage current is detected by the leakage current detection unit. Claim characterized in that the supply of the leakage current compensation block, the second bit line leakage current compensation block (Bit), / bit line (Bitb) through.

누설전류, 전류 미러형,SRAMLeakage Current, Current Mirror Type, SRAM

Description

전류 미러형 누설 전류 보상 회로{current mirror type circuit for compensating leakage current} Current mirror type circuit for compensating leakage current             

도 1은 일반적인 SRAM 단위 셀의 구성도1 is a configuration diagram of a typical SRAM unit cell

도 2는 본 발명에 따른 전류 미러형 누설 전류 보상 회로의 구성도2 is a block diagram of a current mirror type leakage current compensation circuit according to the present invention

도 3은 본 발명에 따른 전류 미러형 누설 전류 보상 회로의 동작 타이밍도3 is an operation timing diagram of a current mirror type leakage current compensation circuit according to the present invention;

도 4a와 도 4b는 본 발명에 따른 누설 전류 보상 회로의 동작 타이밍을 비교한 그래프
4A and 4B are graphs comparing operation timings of the leakage current compensation circuit according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

21. 셀 어레이 22. 누설 전류 검출부21. Cell array 22. Leakage current detector

23a. 제 1 누설 전류 보상 블록 23b. 제 2 누설 전류 보상 블록23a. First Leakage Current Compensation Block 23b. 2nd leakage current compensation block

24a. 제 1 동작 모드 변환부 24b. 제 2 동작 모드 변환부
24a. First operation mode converter 24b. Second operation mode converter

본 발명은 반도체 메모리에 관한 것으로, 구체적으로 누설 전류 보상 회로를 비트 라인에 구성하여 셀 데이터의 손실 및 정적 파워(static power)의 소모를 줄일 수 있도록한 전류 미러형 누설 전류 보상 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory, and more particularly, to a current mirror type leakage current compensation circuit configured to reduce leakage of cell data and consumption of static power by configuring a leakage current compensation circuit in a bit line.

에스램의 메모리 셀은 크게 두 가지로 분류된다. 그 하나는 고저항을 부하소자로 채택하는 고저항 셀(high load resistorcell)이고, 다른 하나는 PMOS 트랜지스터를 부하소자로 채택하는 씨모스 셀이다.SRAM memory cells fall into two categories. One is a high load resistor cell which adopts high resistance as a load element, and the other is a CMOS cell which adopts PMOS transistor as a load element.

씨모스 셀은 다시 두 가지로 분류된다. 그 하나는 박막 트랜지스터를 부하소자로 채택하는 박막 트랜지스터 셀이고, 다른 하나는 벌크 트랜지스터를 부하소자로 채택하는 완전 씨모스 셀이다.
CMOS cells fall into two categories. One is a thin film transistor cell employing a thin film transistor as a load element, and the other is a complete CMOS cell employing a bulk transistor as a load element.

이하에서 종래 기술의 SRAM에 관하여 설명한다.Hereinafter, the SRAM of the prior art will be described.

도 1은 종래 기술의 SRAM 셀의 구성도이다.1 is a block diagram of a conventional SRAM cell.

씨모스 에스램 셀은 한 쌍의 구동 트랜지스터(a pair of driver transistor; TD1, TD2), 한 쌍의 전송트랜지스터(a pair of transfer transistor; TA1, TA2) 및 한 쌍의 부하 트랜지스터(a pair of load transistor; TL1,TL2)로 구성된다.The CMOS SRAM cell comprises a pair of driver transistors (TD1, TD2), a pair of transfer transistors (TA1, TA2) and a pair of load transistors. transistor; TL1 and TL2).

여기서, 상기 한 쌍의 구동 트랜지스터(TD1, TD2) 및 한 쌍의 전송 트랜지스터(TA1, TA2)는 모두 NMOS트랜지스터로 형성하는 반면에, 한 쌍의 부하 트랜지스터(TL1, TL2)는 모두 PMOS 트랜지스터로 형성한다. Here, the pair of driving transistors TD1 and TD2 and the pair of transfer transistors TA1 and TA2 are all formed of NMOS transistors, while the pair of load transistors TL1 and TL2 are all formed of PMOS transistors. do.

제 1 구동 트랜지스터(TD1)과 제 1 전송 트랜지스터(TA1)는 서로 직렬 연결된다. The first driving transistor TD1 and the first transfer transistor TA1 are connected in series with each other.                         

제 1 구동 트랜지스터(TD1)의 소오스 영역은 접지라인(Vss)과 연결되고, 제 1 전송 트랜지스터(TA1)의 드레인 영역은 제 1 비트라인(BL)과 연결된다.The source region of the first driving transistor TD1 is connected to the ground line Vss, and the drain region of the first transfer transistor TA1 is connected to the first bit line BL.

이와 마찬가지로, 제 2 구동 트랜지스터(TD2)과 제 2 전송 트랜지스터(TA2) 역시 서로 직렬 연결된다.Similarly, the second driving transistor TD2 and the second transfer transistor TA2 are also connected in series with each other.

그리고 제 2 구동 트랜지스터(TD2)의 소오스 영역은 접지 라인(Vss)과 연결된다.The source region of the second driving transistor TD2 is connected to the ground line Vss.

한편, 제 1 부하 트랜지스터(TL1)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제 1 구동 트랜지스터(TD1)의 드레인 영역, 즉 제 1 노드(N1)와 접속된다.On the other hand, the source region and the drain region of the first load transistor TL1 are connected to the power region Vcc and the drain region of the first driving transistor TD1, that is, the first node N1, respectively.

이와 마찬가지로, 제 2 부하 트랜지스터(TL2)의 소오스 영역 및 드레인 영역은 각각 전원선(power line; Vcc) 및 제 2 구동 트랜지스터(TD2)의 드레인 영역, 즉 제2 노드(N2)와 접속된다.Similarly, the source region and the drain region of the second load transistor TL2 are connected to the drain region of the power line Vcc and the second driving transistor TD2, that is, the second node N2, respectively.

상기 제 1 구동 트랜지스터의 게이트 전극 및 제 1 부하 트랜지스터의 게이트 전극은 모두 제 2 노드(N2)와 접속되고, 제 2 구동 트랜지스터의 게이트 전극 및 제 2 부하 트랜지스터의 게이트 전극은 모두 제 1 노드(N1)와 접속된다.The gate electrode of the first driving transistor and the gate electrode of the first load transistor are both connected to the second node N2, and the gate electrode of the second driving transistor and the gate electrode of the second load transistor are both the first node N1. ) Is connected.

또한, 제1 및 제2전송 트랜지스터(TA1, TA2)의 게이트 전극은 워드라인(WL)과 접속된다.In addition, the gate electrodes of the first and second transfer transistors TA1 and TA2 are connected to the word line WL.

이와 같은 구조를 갖는 종래 기술의 SRAM은 고집적화 및 고속화됨에 따라 셀을 구성하는 트랜지스터의 문턱 전압이 저전력화되는 추세이다. In the conventional SRAM having such a structure, as the integration and the speed of the prior art are increased, the threshold voltage of the transistors constituting the cell becomes low.

그러나 이와 같은 종래 기술의 반도체 메모리는 다음과 같은 문제가 있다. However, such a conventional semiconductor memory has the following problems.                         

0.15㎛ 이하의 프로세스에서 하이 스피드(High speed)를 구현하기 위해서 MOS Vt(threshold voltage)를 낮게하여야 하는데, 이는 비트 라인 누설 전류(leakage current)의 증가로 이어진다.In order to achieve high speed in processes below 0.15 μm, the MOS threshold voltage (Vt) must be lowered, which leads to an increase in bit line leakage current.

이는 리드(read)시 bit/bitb의 △V 값이 감소하여 셀 데이터의 손실 및 정적 파워(static power) 소모 증가를 야기 할 수 있다.
This may cause a decrease in the ΔV value of the bit / bitb during read, resulting in loss of cell data and an increase in static power consumption.

본 발명은 이와 같은 종래 기술의 반도체 메모리의 문제를 해결하기 위한 것으로, SRAM에서 하이 스피드를 위해 트랜지스터의 Vt를 낮추면서 야기되는 비트 라인 누설 전류를 전류 미러형 구조를 이용해서 검출/보상함으로써 리드시에 셀 데이터의 왜곡을 막을 수 있도록한 전류 미러형 누설 전류 보상 회로를 제공하기 위한 것이다.
SUMMARY OF THE INVENTION The present invention solves the problems of the prior art semiconductor memory, and detects and compensates the bit line leakage current caused by lowering the transistor Vt for high speed in SRAM by using a current mirror type structure. The present invention provides a current mirror type leakage current compensation circuit which can prevent distortion of cell data.

이와 같은 목적을 달성하기 위한 본 발명에 따른 전류 미러형 누설 전류 보상 회로는 셀 어레이;상기 셀 어레이의 각 셀들에 연결되는 비트 라인(Bit),/비트 라인(Bitb)의 사이에 구성되어 비트 라인(Bit),/비트 라인(Bitb)의 누설 전류를 검출하는 누설 전류 검출부;각각 비트 라인(Bit),/비트 라인(Bitb)에 연결되어 리드/라이트 구간 및 제 1 프리차지 구간(P1)에서 누설 전류를 보상하는 제 1 누설 전류 보상 블록,제 2 누설 전류 보상 블록;모드 전환 신호(SWb)에 의해 일반 프리차지 모드와 다이나믹 커런트 미러 모드를 선택적으로 변환하는 제 1 동작 모드 변환부,제 2 동작 모드 변환부를 포함하여 구성되어 상기 누설 전류 검출부에서 누설 전류가 검출되면 같은 양의 전류가 제 1 누설 전류 보상 블록,제 2 누설 전류 보상 블록을 통하여 비트 라인(Bit),/비트 라인(Bitb)으로 공급되는 것을 특징으로 한다.
In accordance with an aspect of the present invention, there is provided a current mirror type leakage current compensation circuit including a cell array; a bit line configured between a bit line Bit and / or a bit line connected to each cell of the cell array. A leakage current detection unit configured to detect leakage currents of the bit and bit lines Bitb, respectively, connected to the bit lines Bit and bit lines Bitb, respectively, in the read / write period and the first precharge period P1. A first leakage current compensation block for compensating for leakage current, a second leakage current compensation block; a first operation mode converter for selectively converting a normal precharge mode and a dynamic current mirror mode by a mode switching signal SWb, and a second It is configured to include an operation mode conversion unit when the leakage current is detected by the leakage current detection unit the same amount of current through the first leakage current compensation block, the second leakage current compensation block bit line (Bit) / bit line (Bitb) It is characterized in that supplied to).

이하에서 본 발명에 따른 전류 미러형 누설 전류 보상 회로에 관하여 상세히 설명한다.Hereinafter, the current mirror type leakage current compensation circuit according to the present invention will be described in detail.

도 2는 본 발명에 따른 전류 미러형 누설 전류 보상 회로의 구성도이다.2 is a block diagram of a current mirror type leakage current compensation circuit according to the present invention.

그리고 도 3은 본 발명에 따른 전류 미러형 누설 전류 보상 회로의 동작 타이밍도이고, 도 4a와 도 4b는 본 발명에 따른 누설 전류 보상 회로의 동작 타이밍을 비교한 그래프이다.3 is an operation timing diagram of the current mirror type leakage current compensation circuit according to the present invention, and FIGS. 4A and 4B are graphs comparing operation timings of the leakage current compensation circuit according to the present invention.

본 발명은 SRAM 셀 어레이(21)와 셀 어레이(21)의 각 셀들에 연결되는 비트 라인(Bit),/비트 라인(Bitb)의 사이에 구성되어 비트 라인(Bit),/비트 라인(Bitb)의 누설 전류를 검출하는 누설 전류 검출부(22)와, 각각 비트 라인(Bit),/비트 라인(Bitb)에 연결되어 리드/라이트 구간 및 제 1 프리차지 구간(P1)에서 누설 전류를 보상하는 제 1 누설 전류 보상 블록(23a),제 2 누설 전류 보상 블록(23b)과, 모드 전환 신호(SWb)에 의해 일반 프리차지 모드와 다이나믹 커런트 미러 모드를 선택적으로 변환하는 제 1 동작 모드 변환부(24a),제 2 동작 모드 변환부(24b)로 구성된다.The present invention is constructed between a bit line (Bit), a bit line (Bitb) connected to each of the cells of the SRAM cell array 21 and the cell array 21, the bit line (Bit) / / bit line (Bitb) A leakage current detection unit 22 for detecting a leakage current of the first and second bit lines connected to the bit line Bit and / or bit line Bitb to compensate for the leakage current in the read / write section and the first precharge section P1, respectively. First operation mode converter 24a for selectively converting the normal precharge mode and the dynamic current mirror mode by the first leakage current compensation block 23a, the second leakage current compensation block 23b, and the mode switching signal SWb. And a second operation mode converter 24b.

누설 전류 검출부(22)는 비트 라인(Bit),/비트 라인(Bitb)사이에 구성되고 게이트에 등화 신호(EQb)가 인가되는 등화 트랜지스터(PM9)와, 두개의 PMOS 트랜지스터로 구성되어 일측 전극들은 전원 전압 단자(VDD)에 연결되고 게이트에 공통으로 프리차지 제어 신호(PRECHb)가 인가되는 프리차지부와,상기 프리차지부의 트랜지스터들에 직렬 연결되고 각각의 게이트에 제 1 동작 모드 변환부(24a),제 2 동작 모드 변환부(24b)의 출력 신호가 인가되는 제 1,2 누설 전류 검출 트랜지스터 (PM1)(PM5)로 구성된다.The leakage current detector 22 includes an equalization transistor PM9 configured between a bit line Bit and a bit line Bitb and an equalization signal EQb applied to a gate, and two PMOS transistors. A precharge unit connected to a power supply voltage terminal VDD and to which a precharge control signal PRECHb is commonly applied to a gate, and a first operation mode converter 24a connected to the transistors of the precharge unit in series; ), And the first and second leakage current detection transistors PM1 and PM5 to which the output signal of the second operation mode converter 24b is applied.

그리고 제 1 동작 모드 변환부(24a)는 게이트에 반전된 모드 전환 신호(SWb)가 인가되는 스위칭 트랜지스터(PM4)와, 모드 전환 신호(SWb)와 반전된 모드 전환 신호(SWb)에 의해 스위칭 트랜지스터(PM4)에 의해 공급되는 전원 전압을 선택적으로 제 1 누설 전류 검출 트랜지스터(PM1)의 게이트로 인가하는 제 1 트랜스미션 게이트(TM1)로 구성된다.In addition, the first operation mode converter 24a is switched by the switching transistor PM4 to which the inverted mode switch signal SWb is applied to the gate, and the mode transistor signal SWb and the inverted mode switch signal SWb. The first transmission gate TM1 selectively applies the power supply voltage supplied by the PM4 to the gate of the first leakage current detection transistor PM1.

그리고 제 2 동작 모드 변환부(24b)는 게이트에 반전된 모드 전환 신호(SWb)가 인가되는 스위칭 트랜지스터(PM8)와, 모드 전환 신호(SWb)와 반전된 모드 전환 신호(SWb)에 의해 스위칭 트랜지스터(PM8)에 의해 공급되는 전원 전압을 선택적으로 제 2 누설 전류 검출 트랜지스터(PM5)의 게이트로 인가하는 제 2 트랜스미션 게이트(TM2)로 구성된다.In addition, the second operation mode converter 24b is switched by the switching transistor PM8 to which the inverted mode switch signal SWb is applied to the gate, and the switching transistor PMb by the mode switch signal SWb and the inverted mode switch signal SWb. The second transmission gate TM2 selectively applies the power supply voltage supplied by the PM8 to the gate of the second leakage current detection transistor PM5.

그리고 제 1 누설 전류 보상 블록(23a)은 일측 전극이 전원 전압 단자에 연결되고 게이트에 누설 전류 보상 신호(COMb)가 인가되는 제 1 보상 트랜지스터 (PM3)와 제 1 보상 트랜지스터(PM3)에 직렬 연결되어 게이트에는 제 1 동작 모드 변환부(24a)의 스위칭 트랜지스터(PM4)의 일측 전극에 연결되고 일측 전극이 누설 전류 검출부(22)의 제 1 누설 전류 검출 트랜지스터(PM1)의 드레인과 게이트에 공통으로 연결되는 제 2 보상 트랜지스터(PM2)로 구성된다.The first leakage current compensation block 23a is connected in series to a first compensation transistor PM3 and a first compensation transistor PM3 to which one electrode is connected to a power supply voltage terminal and a leakage current compensation signal COMb is applied to a gate. The gate is connected to one electrode of the switching transistor PM4 of the first operation mode converter 24a and the one electrode is common to the drain and the gate of the first leakage current detection transistor PM1 of the leakage current detector 22. It is composed of a second compensation transistor (PM2) connected.

그리고 제 2 누설 전류 보상 블록(23b)은 일측 전극이 전원 전압 단자에 연결되고 게이트에 누설 전류 보상 신호(COMb)가 인가되는 제 3 보상 트랜지스터 (PM7)와 제 3 보상 트랜지스터(PM7)에 직렬 연결되어 게이트에는 제 2 동작 모드 변환부(24b)의 스위칭 트랜지스터(PM8)의 일측 전극에 연결되고 일측 전극이 누설 전류 검출부(22)의 제 2 누설 전류 검출 트랜지스터(PM5)의 드레인과 게이트에 공통으로 연결되는 제 4 보상 트랜지스터(PM6)로 구성된다.The second leakage current compensation block 23b is connected in series to a third compensation transistor PM7 and a third compensation transistor PM7 having one electrode connected to a power supply voltage terminal and a leakage current compensation signal COMb applied to a gate thereof. The gate is connected to one electrode of the switching transistor PM8 of the second operation mode converter 24b and the one electrode is common to the drain and the gate of the second leakage current detection transistor PM5 of the leakage current detector 22. The fourth compensation transistor PM6 is connected.

이와 같은 본 발명의 전류 미러형 누설 전류 보상 회로는 도 3에서와 같이, 리드/라이트 구간 및 제 1 프리차지 구간(P1)동안에 COMb(compensation) 신호에 의해 PM3/PM7를 "on" 시킴으로 PM2/PM6에 bit/bitb 라인을 보상하기 위한 같은 양의 전류가 주입된다.As described above, the current mirror type leakage current compensation circuit of the present invention “PM2 / PM7” is turned on by the COMb (compensation) signal during the read / write period and the first precharge period P1 as shown in FIG. 3. The same amount of current is injected into PM6 to compensate for the bit / bitb line.

그리고 프리챠지 구간동안 PRECHb 신호와 EQb 신호 그리고 PM1/PM5의 컨트롤을 받으면서 비트라인과 bitb 라인이 "H"(VDD값)로 프리챠지 된다.During the precharge period, the bit line and the bitb line are precharged to “H” (VDD value) under the control of the PRECHb signal, the EQb signal, and PM1 / PM5.

프리챠지 구간의 P1 구간에서 초기 비트/bitb가 "H"로 프리챠지가 완료되면 P2 구간에서는 EQb(equalize) 신호를 "H"로 디스에이블시켜서 bit/bitb를 분리시키고 PM1/PM5가 "OFF" 되어서 정적 파워(static power)의 감소를 줄인다.In the P1 section of the precharge section, when the initial bit / bitb is “H” precharged, the P2 section disables the EQb (equalize) signal to “H” to separate the bit / bitb, and PM1 / PM5 turns off. Thus reducing the reduction of static power.

대기 상태인 P2 구간에서 TM1/TM2(transmission gate)는 SWb 신호에 컨트롤받아 "L"로 인에이블되어서 PM1/PM5와 PM2/PM6가 동일한 사이즈의 트랜지스터의 전류 미러(current mirror)동작 모드로 진입된다.In the standby P2 section, the TM1 / TM2 (transmission gate) is controlled by the SWb signal and is enabled as “L” so that the PM1 / PM5 and PM2 / PM6 enter the current mirror operation mode of the same size transistor. .

만약, P2 구간에서 bit/bitb 라인에서 누설 전류가 발생하면 PM1/PM5에서 누설 전류를 검출하여 PM2/PM6에서 검출된 누설 전류양 만큼의 전류가 주입되어서 bit/bitb 라인의 누설 전류를 보상한다.If a leakage current occurs in the bit / bitb line in the P2 section, the leakage current is detected in PM1 / PM5, and the current is injected as much as the leakage current detected in PM2 / PM6 to compensate for the leakage current in the bit / bitb line.

그리고 P3 구간에서 다시 EQb 신호를 "L"로 인에이블시켜서 bit/bitb를 등화 시키고 SWb 신호가 "H"로 디스에이블되어 일반 프리챠지 모드가 되고 다시 COMb 신호가 "L"로 인에이블 되어서 PM2/PM6에 보상 전류를 주입한다.In the P3 section, the EQb signal is again enabled by "L" to equalize bit / bitb, the SWb signal is disabled by "H", and becomes the normal precharge mode, and the COMb signal is enabled by "L" again by PM2 / Inject compensating current into PM6.

그후 리드/라이트 구간에서 bit/bitb의 △V 값의 감소가 없어 리드 동작시에 셀 데이터의 소실을 막을 수 있다.
Thereafter, there is no decrease in the ΔV value of the bit / bitb in the read / write section, thereby preventing the loss of cell data during the read operation.

이와 같은 본 발명에 따른 전류 미러형 누설 전류 보상 회로는 다음과 같은 효과가 있다.Such a current mirror leakage current compensation circuit according to the present invention has the following effects.

본 발명은 비트 라인 누설 전류를 전류 미러형 구조를 이용해서 검출/보상하여 문턱 전압(threshold voltage)의 감소로 인한 비트 라인 누설 전류 증가 및 bit/bitb의 △V값의 감소로 인한 셀 데이터 손실과 부분적인 정적 파워의 감소를 억제한다.The present invention detects and compensates a bit line leakage current by using a current mirror type structure to reduce cell data loss due to an increase in the bit line leakage current due to a decrease in the threshold voltage and a decrease in the ΔV value of the bit / bitb Suppress the partial static power reduction.

Claims (6)

셀 어레이;Cell arrays; 상기 셀 어레이의 각 셀들에 비트라인(Bit),/비트 라인(Bitb)의 사이에 구성되어 비트라인(Bit),/비트 라인(Bitb)의 누설 전류를 검출하는 누설 전류 검출부;A leakage current detector configured between bit lines Bit / Bitb in each cell of the cell array to detect leakage currents of the bit lines Bit / Bitb; 비트라인(Bit)에 연결되어 리드/라이트 구간 및 제1 프리차지 구간(P1)에서 누설 전류를 보상하는 제1 누설 전류 보상 블록;A first leakage current compensation block connected to the bit line Bit to compensate for leakage current in the read / write section and the first precharge section P1; /비트라인(Bitb)에 연결되어 리드/라이트 구간 및 제1 프리차지 구간(P1)에서 누설 전류를 보상하는 제2 누설 전류 보상 블록;A second leakage current compensation block connected to the bit line Bitb to compensate for leakage current in the read / write section and the first precharge section P1; 모드 전환 신호(SWb)에 의해 일반 프리차지 모드와 다이나믹 커런트 미러 모드를 선택적으로 변환하는 제1 동작 모드 변환부;A first operation mode conversion unit selectively converting the normal precharge mode and the dynamic current mirror mode by the mode switching signal SWb; 모드 전환 신호(SWb)에 의해 일반 프리차지 모드와 다이나믹 커런트 미러 모드를 선택적으로 변환하는 제2 동작 모드 변환부를 포함하고,A second operation mode conversion unit for selectively converting the normal precharge mode and the dynamic current mirror mode by the mode switching signal SWb, 상기 누설 전류 검출부에서 누설 전류가 검출되면 제1 누설 전류 보상 블록 및 제2 누설 전류 보상 블록이 같은 양의 전류를 비트 라인(Bit) 및 /비트 라인(Bitb)으로 공급하는 전류 미러형 누설 전류 보상 회로.When the leakage current is detected by the leakage current detection unit, the first leakage current compensation block and the second leakage current compensation block supply the same amount of current to the bit lines Bit and / bit lines Bitb. Circuit. 제 1 항에 있어서, 누설 전류 검출부는 비트 라인(Bit),/비트 라인(Bitb)사이에 구성되고 게이트에 등화 신호(EQb)가 인가되는 등화 트랜지스터(PM9)와;2. The semiconductor device of claim 1, wherein the leakage current detector comprises: an equalizing transistor PM9 configured between a bit line Bit and a bit line Bitb and to which an equalization signal EQb is applied to a gate; 두개의 PMOS 트랜지스터로 구성되어 일측 전극들은 전원 전압 단자(VDD)에 연결되고 게이트에 공통으로 프리차지 제어 신호(PRECHb)가 인가되는 프리차지부와;A precharge unit comprising two PMOS transistors, one electrode of which is connected to a power supply voltage terminal VDD and to which a precharge control signal PRECHb is commonly applied to a gate; 상기 프리차지부의 트랜지스터들에 직렬 연결되고 각각의 게이트에 제 1 동작 모드 변환부,제 2 동작 모드 변환부의 출력 신호가 인가되는 제 1,2 누설 전류 검출 트랜지스터(PM1)(PM5)로 구성되는 것을 특징으로 하는 전류 미러형 누설 전류 보상 회로.And a first and second leakage current detection transistors PM1 and PM5 connected in series to the transistors of the precharge unit and to which respective output signals of the first and second operating mode converters are applied. A current mirror type leakage current compensation circuit. 제1항에 있어서, 상기 제 1 동작 모드 변환부는The method of claim 1, wherein the first operation mode conversion unit 상기 모드 전환 신호(SWb)를 반전하는 버퍼(INV1)와;A buffer INV1 for inverting the mode switch signal SWb; 상기 제 1 누설 전류 보상 블럭에 연결된 소정 노드와 전원전압단 사이에 연결되고, 상기 버퍼(INV1)의 출력신호에 응답하여 상기 노드를 풀-업 구동하는 스위칭 트랜지스터(PM4)와;A switching transistor (PM4) connected between a predetermined node connected to the first leakage current compensation block and a power supply voltage terminal, and configured to pull-up the node in response to an output signal of the buffer INV1; 상기 모드 전환 신호(SWb)에 응답하여 상기 노드의 신호를 상기 누설 전류 검출부로 전달하는 전달게이트(TM1)를 포함하는 전류 미러형 누설 전류 보상 회로.And a transfer gate (TM1) for transmitting the signal of the node to the leakage current detector in response to the mode switch signal (SWb). 제1항에 있어서, 상기 제2 동작 모드 변환부는The method of claim 1, wherein the second operation mode conversion unit 상기 모드 전환 신호(SWb)를 반전하는 버퍼(INV2)와;A buffer INV2 for inverting the mode switching signal SWb; 상기 제2누설 전류 보상 블럭에 연결된 소정 노드와 전원전압단 사이에 연결되고, 상기 버퍼(INV2)의 출력신호에 응답하여 상기 노드를 풀-업 구동하는 스위칭 트랜지스터(PM8)와;A switching transistor (PM8) connected between a predetermined node connected to the second leakage current compensation block and a power supply voltage terminal, and configured to pull-up the node in response to an output signal of the buffer (INV2); 상기 모드 전환 신호(SWb)에 응답하여 상기 노드의 신호를 상기 누설 전류 검출부로 전달하는 전달게이트(TM2)를 포함하는 전류 미러형 누설 전류 보상 회로.And a transfer gate (TM2) for transmitting the signal of the node to the leakage current detector in response to the mode switch signal (SWb). 제1항에 있어서, 제1 누설 전류 보상 블럭은The method of claim 1, wherein the first leakage current compensation block 전원전압단과 소정 노드 사이에 연결되고, 누설 전류 보상 신호에 응답하여 상기 노드를 풀-업하는 제1 보상 트랜지스터(PM3)와;A first compensation transistor (PM3) connected between a power supply voltage terminal and a predetermined node and pulling up the node in response to a leakage current compensation signal; 상기 노드와 비트 라인 사이에 연결되고, 상기 제1 동작 모드 변환부의 출력신호에 응답하여 상기 노드의 신호를 비트 라인으로 전달하는 제2 보상 트랜지스터(PM2)를 포함하는 전류 미러형 누설 전류 보상 회로.And a second compensation transistor (PM2) connected between the node and the bit line and transferring the signal of the node to the bit line in response to an output signal of the first operation mode converter. 제1항에 있어서, 제2 누설 전류 보상 블럭은The method of claim 1, wherein the second leakage current compensation block 전원전압단과 소정 노드 사이에 연결되고, 누설 전류 보상 신호에 응답하여 상기 노드를 풀-업하는 제1 보상 트랜지스터(PM7)와;A first compensation transistor PM7 connected between a power supply voltage terminal and a predetermined node and pulling up the node in response to a leakage current compensation signal; 상기 노드와 비트 라인 사이에 연결되고, 상기 제2 동작 모드 변환부의 출력신호에 응답하여 상기 노드의 신호를 상기 /비트 라인으로 전달하는 제2 보상 트랜지스터(PM6)를 포함하는 전류 미러형 누설 전류 보상 회로.A current mirror type leakage current compensation connected between the node and the bit line and including a second compensation transistor PM6 that transfers a signal of the node to the / bit line in response to an output signal of the second operation mode converter. Circuit.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706948B1 (en) * 2005-01-10 2007-04-11 에스케이 텔레콤주식회사 MIB Structure and Management in SNMP Manager
KR100587694B1 (en) * 2005-02-16 2006-06-08 삼성전자주식회사 Semiconductor memory device capable of compensating for leakage current
KR100736408B1 (en) * 2006-06-10 2007-07-09 삼성전자주식회사 Semiconductor device and method for compensating voltage drop of a bit line

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022301A (en) * 1991-05-28 1992-12-19 김광호 Semiconductor memory
KR950015388A (en) * 1993-11-02 1995-06-16 가네꼬 히사시 Semiconductor memory circuit charging complementary bit lines
US5602044A (en) * 1992-04-30 1997-02-11 Sgs-Thomson Microelectronics, S.A. Memory with on-chip detection of bit line leaks
KR20020049942A (en) * 2000-12-20 2002-06-26 박종섭 Pull-up Scheme Compensable Leakage Current in Bit Lines

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022301A (en) * 1991-05-28 1992-12-19 김광호 Semiconductor memory
US5602044A (en) * 1992-04-30 1997-02-11 Sgs-Thomson Microelectronics, S.A. Memory with on-chip detection of bit line leaks
KR950015388A (en) * 1993-11-02 1995-06-16 가네꼬 히사시 Semiconductor memory circuit charging complementary bit lines
KR20020049942A (en) * 2000-12-20 2002-06-26 박종섭 Pull-up Scheme Compensable Leakage Current in Bit Lines

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10311946B2 (en) 2015-08-18 2019-06-04 Samsung Electronics Co., Ltd. Semiconductor memory device with assymetric precharge

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