KR100718352B1

KR100718352B1 - 데이터 처리 장치 및 그 작동 방법

Info

Publication number: KR100718352B1
Application number: KR1020007005809A
Authority: KR
Inventors: 페우서마커스
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 1998-09-30
Filing date: 1999-09-21
Publication date: 2007-05-14
Anticipated expiration: 2019-09-21
Also published as: DE19936938A1; ATE401624T1; KR20010032564A; DE59914806D1

Abstract

본 발명은 데이터 처리 장치(100) 및 데이터 처리 장치 작동 방법에 관한 것으로, 특히 제 1 클록 신호에 의거하여, 유용한 산술 연산, 특히 암호화 연산을 실행하는 집적 회로(10)를 포함하는 칩 카드에 관한 것이다. 랜덤 제어 하에, 제 2 클록 신호가 제 1 클록 신호로부터 유도되어, 시간적으로 랜덤하게 변화하는 제 2 클록 신호의 클록 에지 간의 간격 동안에 제 1 클록 신호 대신에 집적 회로(10)에 제공된다. 이 목적을 위해, 집적 회로(10)에 연결된 클록 제어 유닛(14)과, 클록 제어 유닛(14)에 연결된 랜덤 생성기(12)를 제공한다. 클콕 제어 유닛(14)은 랜덤 생성기(12)와 클록 신호(18)에 따라 제 2 클록 신호를 생성하는 방식으로 구성되고, 제 2 클록 신호는 랜덤하게 변화하며, 집적 회로(10)를 제어한다.

Description

데이터 처리 장치 및 그 작동 방법{DATA PROCESSING DEVICE AND OPERATING METHOD FOR PREVENTING A DIFFERENTIAL CURRENT CONSUMPTION ANALYSIS}

본 발명은 데이터 처리 장치의 작동 방법에 관한 것으로, 특히 청구항 제1항의 전제부에 개시된 바와 같이, 제 1 클록 신호에 따라서, 유용한 산술 연산, 특히 암호화 연산을 실행하는 집적 회로를 포함하는 칩 카드에 관한 것이다. 또한, 본 발명은 데이터 처리 장치에 관한 것으로, 특히 청구항 제6항의 전제부에 개시된 바와 같이, 제 1 클록 신호에 따라서, 상기 방법을 실행하며 유용한 산술 연산, 특히 암호화 연산을 실행하는 집적 회로를 포함하는 칩 카드에 관한 것이다.

집적 회로를 구비한 많은 데이터 처리 장치에서는, 예를 들어, 그러한 장치의 작동 또는 그 장치에 전달되는 데이터를 보호하기 위해, 암호화 연산을 실행한다. 이 목적에 필요한 산술 연산은 표준 프로세서 및 전용 암호 프로세서에 의해 실행된다. 예를 들어, 전형적인 전용 암호 프로세서는 칩 카드나 IC 카드에 의해 형성된다. 예를 들어, 암호화 키 또는 피연산자와 같은 보안 관련 정보는, 통상적으로 이러한 상황에 이용되는 데이터 또는 중간 결과로 구성된다.

예를 들어, 암호화 알고리즘을 계산하기 위해, 집적회로에 의해 실행되는 산술 연산은 피연산자 또는 중간 결과의 논리 조합의 형성을 포함한다. 이용되는 기술에 따라서, 그러한 연산, 특히 비어있는(empty), 또는 이전에 소거된 저장 섹션이나 레지스터를 로딩하는 작용으로 인해, 데이터 처리 장치의 전류 소비가 증가한다. 상보형 로직, 예를 들어 CMOS의 경우, 비트 저장 셀의 값이 변화할 때, 즉, 비트 저장 셀 값이 "0"에서 1로, 또는 "1"에서 "0"으로 변화할 때, 전류 소비가 증가한다. 그러면, 소비 증가는 메모리 또는 레지스터에서 변화되는 비트 위치의 수에 의존한다. 다시 말하면, 이전에 소거된 레지스터의 로딩으로 인해, 전류 소비가 증가하며, 이 전류 소비는 빈 레지스터에 기록된 피연산자의 해밍 가중치(=값 "1"을 갖는 비트 수)에 비례한다. 이 전류 변화를 분석함으로써, 실행되는 연산에 관한 정보를 추출할 수 있게 되며, 그에 따라 예를 들어 암호화 키와 같은 비밀 피연산자의 암호 해독을 성공적으로 할 수 있게 된다. 데이터 처리 장치 상에서 전류 측정을 여러 번 하면, 예를 들어 전류 변화가 미세할 경우에, 적절한 정보를 추출할 수 있다. 다른 한편, 전류 측정을 다수 회 실행함으로써, 필요한 차분(differentiation)도 가능하게 된다. 이러한 유형의 암호 분석을 "차분 전력 분석(Differential Power Analysis)"이라 하며, 그에 의해, 데이터 처리 장치의 전류 소비 변화를 관찰함으로써, 외부인은 순수한 암호화 연산, 알고리즘, 피연산자 또는 데이터에 대한 비 공식적인 암호 분석을 성공적으로 실행할 수 있었다. 따라서, "차분 전력 분석"은 순수한 기능 이외에, 집적 회로의 추가적인 내부 정보의 추출을 가능하게 한다.

US 4,813,024에는 비밀 데이터의 저장 및 처리를 위한 집적 회로가 개시되며, 그 특허에 따르면, 메모리는 지금까지 프로그램되지 않은 저장 셀의 전류와 동일한 전류를 소비하는 모형 저장 셀을 포함한다. 따라서, 전류 및 전압 변동은 어느 정도 해소되지만 완전히 해소되는 것은 아니다. 또한, 이 시스템은 매우 복잡하고 고가이다.

EP 0 482 975 B1에는 마이크로 회로와, 데이터 처리 부재에 접속된 적어도 하나의 메모리를 포함하는 메모리 카드가 개시되어 있으며, 여기에서 데이터 처리 부재는 카드 외부로부터의 데이터 신호에 의해 제어되고, 주어진 순간에 상기 데이터 신호에 응답하여 명령 전송 신호를 운반한다. 또한, 상기 명령 전송 신호는 데이터 신호의 수신에 관련된 기설정된 시간 주기(T)만큼 지연되고, 시간 주기(T)는 보안성을 강화하기 위해 시간적으로 랜덤(random)하게 변하도록 선택된다. 따라서, 외부 신호를 수신하여 응답하는 데 걸리는 시간 주기는 랜덤 생성기에 좌우되며, 비밀 데이터를 추출하기 위한 목적으로 하는 평가에는 적합하지 않다. 그러나, 그러한 시스템으로 메모리 기록 또는 산술 연산 실행 동안의 전류 변화에 기초한 암호 분석을 배제할 수는 없다.

EP 0 507 669 A1에는 전자 지불용 카드, 즉 소위 지불 카드가 개시되어 있는데, 여기에서 각 지불 유닛은 단일 비트 대신에 다수의 비트를 포함한다. 또한 추가 비트들은 지불 유닛들에게 랜덤 시리즈로 번호를 매기고, 랜덤 번호 시리즈로부터 도출된다. 이 랜덤 번호 시리즈는 지불 카드를 수용하는 판매 출구에 이용할 수 있다. 그러나, 이 시스템이 메모리 기록 또는 산술 연산 실행 동안에 발생하는 전류 변화에 기초한 암호 분석을 배제할 수는 없다.

FR 2 693 014 B1에는 칩 카드를 평가하는 장치, 예를 들어 공중 전화가 설명되어 있으며, 그 장치는 커패시턴스를 측정하여, 삽입형 칩 카드에 외부 장치가 접속되어 있는지를 판정한다.

본 발명의 목적은 상술한 문제점을 해소하고 "차분 전력 분석"에 대비해 효과적인 보호를 제공하는 개선된 방법 및 개선된 데이터 처리 장치를 제공함에 있다.

이 목적은 청구항 제1항에 개시된 특징을 갖는 방법 및 청구항 제6항에 개시된 특징을 갖는 데이터 처리 장치에 의해 달성된다.

상기 목적을 위해, 본 발명에 따른 방법에 의거하면, 제 2 클록 신호의 클록 에지 사이의 거리가 시간적으로 랜덤하게 변화하는 동안에, 제 2 클록 신호는 제 1 클록 신호 대신에 집적 회로에 제공되도록 랜덤 제어 하에서 제 1 클록 신호로부터 유도된다.

이것은, 유용한 산술 연산 시의 실행이 데이터 처리 장치에서 처리된 데이터와 무관하게 왜곡되고, 그에 따라 유용한 산술 연산 또는 연산들의 특성을 나타내는 집적 회로의 전력 소비의 배분이 위장(disguise)되어, "차분 전력 분석"에 의해 더 이상 분석될 수 없다는 장점을 제공한다.

또한 이 방법의 다른 적합한 형태가 청구항 제2항 내지 제5항에 개시되어 있다. 집적 회로의 계산 또는 유용한 연산에 기인한 집적 회로의 전류 소비의 특징적인 배분을 더 위장하기 위해, 집적 회로는 랜덤 제어 하에 다양한 연산 모드로 절환된다.

동일한 유용한 연산에 기인한 전류 소비의 특징적인 배분의 재현성을 방지하기 위해, 다양한 연산 모드는 다양한 방법을 이용하면서 동일한 결과를 생성하는 적어도 두 개의 계산 방법을 포함한다.

유용한 산술 연산의 유형 및 시기를 더 위장하기 위해, 다양한 연산 모드는, 집적 회로가 유용한 연산 대신에 의사(dummy) 산술 연산을 실행하는 적어도 하나의 "의사" 모드를 포함한다. 상기 의사 연산은 기설정된 입력 데이터 또는 랜덤 입력 데이터를 처리하고, 그 결과는 거절되며, 유용한 산술 연산에 대한 결과 또는 입력 데이터로 취해지지 않는다. 선택적으로, 집적 회로가 산술 연산을 실행하지 않는 "비활성"의 추가적인 연산 모드가 제공된다.

본 발명에 따른 데이터 처리 장치는 집적 회로에 연결된 클록 제어 유닛과, 클록 제어 유닛에 접속된 랜덤 생성기를 구비한다. 클럭 제어 유닛은 랜덤 생성기와 제 1 클록 신호에 의거하여 제 2 클록 신호를 생성하는 방식으로 구성되고, 제 2 클록 신호는 랜덤하게 변화하며, 집적 회로를 제어한다.

이것은, 유용한 산술 연산 시의 실행이 데이터 처리 장치에서 처리된 데이터와 무관하게 왜곡됨으로써, 유용한 산술 연산에 대한 특성을 나타내는 집적 회로의 전류 소비의 배분이 위장되며, "차분 전력 분석"에 의해 더 이상 분석될 수 없다는 장점을 제공한다.

데이터 처리 장치에 대한 다른 바람직한 실시예는 청구항 제7항 내지 제10항에 개시되어 있다.

이하에서는 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1은 본 발명에 따른 데이터 처리 장치의 바람직한 실시예를 나타내는 블록 구성도,

도 2는 데이터 처리 장치에서 생성되고 이용되는 다양한 신호를 도식적으로 나타낸 도면.

도 1은 본 발명에 따른 데이터 처리 장치(100)에 대한 바람직한 실시예를 나타낸 것으로, 이 데이터 처리 장치(100)는 집적 회로(10), 랜덤 생성기(12) 및 클록 제어 유닛(14)을 포함한다. 집적 회로(10)는 후술하는 유용한 산술 연산을 실행한다. 유용한 산술 연산은 소망하는 방식으로 입력 데이터를 처리하고, 원하는 결과 및 중간 결과를 생성하는 산술 연산이다. 이러한 측면에 따른 예로서, 암호화 연산을 포함하고 전용 암호 프로세서에서 실행되는 기설정된 연산 방법이 있다. 하기에서는 그와 같은 기설정된 연산 방법을 방법 1 또는 제 1 연산 모드라 한다.

도 2에는 데이터 처리 유닛(100)에서 생성되고 수평축(16) 상에 도시된 다양한 신호들이 시간 t의 함수로서 도시된다. 참조 번호 18은 리드(19)를 통해 클록 제어 유닛(14)을 제어 하는 신호 TAKT₁을 나타낸다. 참조 번호 20은 클록 제어 유닛(14)에 의해 생성되어 리드(21)를 통해 집적 회로(10)에 인가되는 신호 TAKT₂를 나타낸다. 참조 번호 22는 신호 DUMMY를 나타내고, 참조 번호 24는 신호 DEAKT를 나타내며, 참조 번호 26은 신호 ALT를 나타내고, 상기 신호들은 클록 제어 신호(14)에서 제어 리드(28)를 통해 집적 회로(10)에 제공되어 집적 회로(10)를 제어한다. 추가 라인(29)은 클록 제어 유닛(14)의 제어 하에서의 집적 회로(10)의 순시 연산 모드를 보여준다. 참조 번호 30은 "방법 1"의 연산 모드를 나타내고, 참조 번호 32는 "의사(dummy)" 연산 모드를 나타내며, 참조 번호 34는 "방법 2"의 연산 모드를 나타내고, 참조 번호 36은 "비활성" 연산 모드를 나타낸다. 이러한 연산 모드들(30,32,34,36) 및 그의 기능들은 하기에서 상세히 설명될 것이다.

인터넷 http://www.cryptography.com/dpa상의 Paul Kocher에 의해 저술된 논문 "차분 전력 분석(Differential Power Analysis)"에 따르면, 입력/출력 신호가 분석되고, 집적 회로의 전류 소비 I_a 또는 공급 전압 U_a의 전압 강하 △U_a도 분석된다. 이 분석 방법의 성공은, (N_A) 개의 아날로그(I_a(t) 또는 △U_a(t)) 신호의 시간적 변화(S(k,t))를, k={1,...,N_A) 종류의 피연산자를 이용하여, 아래와 같은 가산식을 형성할 수 있는 방식으로 측정될 수 있는지의 여부에 달려 있다.

여기에서, p(ik)는 계수이고, i={0,1,2,...}이다.

다양한 신호 변화 S(k₁,t₁), S(k₂,t₂), S(k₃,t₃), ...가 동일한 순간 t=t1에서 관측될 경우, 차분 전력 분석은 집적 회로가 그 순간에 다양한 피연산자 k={1,...,N_A}로 동일한 산술 연산을 실행하는 경우에만 성공할 수 있다. 즉, 신호 변화S(k,t)를 엄밀하게 일치시킬 수 있어야 한다. 이것은 계산 자체 뿐만 아니라 데이터의 입력 및 출력에 대해서도 성립한다.

본 발명은 집적 회로(10)가 랜덤 제어형 클록 제어 유닛(14)에 의해 제어된다는 점에서 그러한 "일치(registration)"를 방지한다. 또한, 집적 회로는 "방법 1"(30)의 연산 모드와, 후술하는 의사 산술 연산을 실행하는 "의사"(32) 연산 모드와, 집적 회로(10)가 산술 연산을 실행하지 않고 그 때까지 형성된 결과 또는 중간 결과가 저장될 가능성이 있는 "비활성"(36) 연산 모드와, "방법 1"(30)의 유용한 산술 연산을 다른 방법에 의해 실행하는 "방법 2"(34)의 연산 모드를 포함한다. "방법 2"(34)의 연산 모드 결과는 "방법 1"(30)의 제 1 연산 모드의 결과와 다르지는 않지만, 단지 다른 방식으로 연산되며, "방법 1"(30)에 비해, "방법 2"(34)는 동일한 피연산자 k에 대해 집적 회로(10)의 상이한 입력 전류(I_a) 변화 또는 상이한 전압 변화(△U_a)를 포함한다.

의사 산술 연산은 기설정된 입력 데이터 또는 랜덤하게 선택된 데이터에 대하여 작용하는 산술 연산이며, 그 결과는 거절되어, 유용한 산술 연산에 대한 결과 및 입력 데이터로 취해지지 않는다.
클록 제어 유닛(14)은 리드(19)를 통해 신호 TAKT₁(18)에 의해 제어되고, 리드(38)를 통해 랜덤 생성기(12)에 의해 제어된다. 클록 제어 유닛(14)은 TAKT₁(18)로부터 랜덤 클록 신호 TAKE₂(20)를 생성하고, 리드(38)로부터 입력을 생성하며, 그 클록 신호 TAKT₂(20)는 집적 회로(10)에서 연산된 데이터와 무관하게 S(k,t)에 있어서의 시간축(16)을 왜곡시킨다. 이로 인해 차분 전력 분석에 대한 원하는 결과로 상술한 가산 연산을 실행하는 것이 불가능하게 된다.

또한, 하나의 클록 에지에서 다음 클록 에지까지, 제어 신호 DUMMY(22), DEAKT(24) 및 ALT(26)는, 도 2에 도시한 방식으로, 랜덤 생성기에 따라 제어 리드(28) 상에 설정된다. 신호 DUMMY(22) 동안에, 집적 회로(10)는 "의사"(32) 모드로 작동하며, 신호 DEAKT(24) 동안에 집적 회로(10)는 "비활성"(36) 모드로 작동하고, 신호 ALT(26) 동안에 집적 회로(10)는 "방법 2"(34) 모드로 작동하고, 제어 리드(28) 상에 신호가 없는 경우에 집적 회로(10)는 연산 모드를 설명한 도 2의 라인(29)에 의해 설명된 바와 같이 모드 "방법 1"(30)로 작동한다.

"의사"(32) 연산 모드는 실질적인 연산 S(k,t)을 위장시킨다. 그것은, 대응하는 상이한 신호 "DUMMY n"에 다수 개의 상이한 "의사 n" 연산 모드를 제공할 수 있다. 그것은, 의사 신호의 시기 및 지속기간이 자체적으로 보호될 집적 회로(10)에 의해 판정되는 것이 아니라, 랜덤 생성기(12) 및 클록 제어 유닛(14)를 포함하는 외부 장치에 의해 판정되는 경우에 특히 유리하다. "비활성"(36) 연산 모드에서는, 시간축(16)이 추가적으로 더 왜곡되어, 상술한 "차분 전력 분석"에 대한 가산식을 추가적으로 방해하거나, 불가능하게 한다. "방법 2"(34)의 연산 모드에 있어서, 연산은 더 위장되고, 그에 따라 연산 S(k,t)을 식별하기가 곤란해진다. 또한, 필요할 경우, 다양한 계산 방식 "방법 n"을 갖는 다양한 연산 모드가 제공되고, 관련 신호 "ALT n"도 제공된다.

요약하자면, 본 발명에 따르면, 집적 회로(10)의 전류 소비 역할이 해소되는 것이 아니라 위장되는 것이다. 상술한 목적을 위해, 상이한 위장 방법이 클록 제어 유닛(14)에 의해 유동성있게 조합된다. 소정 범위까지, 외부로부터의 작용으로 인식될 수 없는 의사 연산에 의해 의사 신호가 생성되는데, 이는 그들이 랜덤하게 생성되기 때문이다.

Claims

클록 신호에 따라서 유용한 산술 연산을 실행하는 집적 회로(10)를 포함하는 데이터 처리 장치(100)를 작동시키는 방법에 있어서,

제 2 클록 신호의 클록 에지 사이의 거리가 시간적으로 랜덤하게 변화하는 동안에, 제 1 클록 신호 대신에 상기 집적 회로(10)에 인가되도록 상기 제 2 클록 신호가 랜덤 제어 하에서 상기 제 1 클록 신호로부터 유도되고,

상기 집적 회로(10)는 랜덤 제어 하에서 다양한 연산 모드로 절환되며,

상기 다양한 연산 모드는 다양한 산술 방식을 사용하면서 동일한 결과를 생성하는 적어도 두 개의 계산 방법을 포함하는

데이터 처리 장치 작동 방법.
삭제
삭제
제 1 항에 있어서,

상기 다양한 연산 모드는, 상기 집적 회로(10)가 유용한 연산을 실행하지 않고, 기설정되거나 랜덤한 입력 데이터에 대하여 작용하는 의사 산술 연산을 실행하되, 그 결과가 거절되어 유용한 산술 연산을 위한 결과 또는 입력 데이터로 취해지지 않는 적어도 하나의 "의사"(32) 연산 모드를 포함하는

데이터 처리 장치 작동 방법.
제 1 항 또는 제 4 항에 있어서,

상기 다양한 연산 모드는 상기 집적 회로(10)가 산술 연산을 실행하지 않는 "비 활성"(36) 모드를 포함하는

데이터 처리 장치 작동 방법.
클록 신호(18)에 따라서 유용한 산술 연산을 실행하는 집적 회로(10)를 포함하는 데이터 처리 장치(100)에 있어서,

상기 장치는 상기 집적 회로(10)에 접속된 클록 제어 유닛(14)과, 상기 클록 제어 유닛(14)에 접속된 랜덤 생성기(12)를 구비하고,

상기 클록 제어 유닛(14)은 상기 랜덤 생성기(12) 및 클록 신호(18)에 따라서 제 2 클록 신호(20)를 생성하는 방식으로 구성되며,

상기 제 2 클록 신호는 랜덤하게 변화하여 상기 집적 회로(10)를 제어하고,

상기 클록 제어 유닛(14)은, (제어 리드(28)를 통해) 랜덤 생성기(12)에 따라서, 상기 집적 회로(10)를 다양한 연산 모드(30,32,34,36)로 랜덤하게 절환하는 방식으로 구성되며,

상기 다양한 연산 모드(30,32,34,36)는 다양한 산술 방식을 이용하면서 동일한 결과를 생성하는 적어도 2개의 계산 방법(30,34)을 포함하는

데이터 처리 장치.
삭제
삭제
제 6 항에 있어서,

상기 다양한 연산 모드(30,32,34,36)는, 상기 집적 회로(10)가 유용한 연산을 실행하지 않고, 기설정되거나 랜덤한 입력 데이터에 대하여 작용하는 의사 산술 연산을 실행하되, 그 결과는 유용한 산술 연산을 위한 결과 또는 입력 데이터로 취해지지 않는 적어도 하나의 "의사"(32) 연산 모드를 포함하는

데이터 처리 장치.
제 6 항 또는 제 9 항에 있어서,

상기 다양한 연산 모드(30,32,34,36)는 상기 집적 회로(10)가 산술 연산을 실행하지 않는 "비활성"(36) 모드를 포함하는

데이터 처리 장치.
제 6 항 또는 제 9 항에 있어서,

적어도 하나의 추가적인 연산 모드에서, "차동 전력 분석(Differential Power Analysis)" 방법에 따른 가산이 추가적으로 방해받거나 또는 불가능하게 되도록 시간 축(16)이 추가적으로 왜곡되는

데이터 처리 장치.