KR100701709B1 - 승압 회로 - Google Patents

Abstract

본 발명은 승압 회로에 관한 것으로, 상세하게는, 저전압 소자를 이용한 승압 회로 구성시 소자가 견딜 수 있는 전압 이상이 발생할 경우 승압 동작을 제한함으로써 소자의 스트레스를 감소시키는 저전압 소자를 보호하는 승압 회로에 관한 것으로, 전원 전압과 접지 전압 사이에 PMOS 트랜지스터와 캐패시터 및 NMOS 트랜지스터가 직렬로 연결되고, PMOS 트랜지스터의 게이트로 클럭 펄스 신호를 인가하며, NMOS 트랜지스터의 게이트로 반전된 클럭 펄스 신호를 인가하는 승압부와, 승압부의 PMOS 트랜지스터와 캐패시터 간의 제 1 노드에 인가되는 전압에 상응하여 승압부의 펌핑을 제어하는 제어신호를 생성하고 제어신호에 의해 승압부의 펌핑을 제어하는 승압제어부, 및 제 1 노드의 전압을 출력하는 PMOS 다이오드 트랜지스터를 포함하는 출력부를 구비하는 것을 특징으로 한다.

Description

승압 회로{A circuit for booster}

도 1은 종래의 승압 회로도.

도 2는 도 1의 전압 파형도.

도 3은 본 발명에 따른 승압 회로도.

도 4는 도 3의 전압 파형도.

본 발명은 승압 회로에 관한 것으로, 더욱 상세하게는 저전압 소자를 이용한 승압 회로 구성시 소자가 견딜 수 있는 전압 이상이 발생할 경우 승압 동작을 제한함으로써 소자의 스트레스를 감소시키는 저전압 소자를 보호하는 승압 회로에 관한 것이다.

도 1은 종래의 승압 회로도이다.

종래의 승압 회로는, 승압부(10)와 승압제어부(20) 및 출력부(30)를 구비한다.

승압부(10)는 전원 전압(VDD)과 접지 전압(VSS) 사이에 PMOS 트랜지스터(P1)와 캐패시터(C1) 및 NMOS 트랜지스터(N1)가 직렬로 연결되어 있다. 그리고, PMOS 트랜지스터(P1)의 게이트로 클럭 펄스 신호(OSC)를 입력받고, NMOS 트랜지스터(N1)의 게이트로는 인버터(I1)에 의해 반전된 클럭 펄스 신호(OSC)를 입력받는다.

승압제어부(20)는 캐패시터(C1)와 NMOS 트랜지스터(N1) 사이의 노드 B와 전원 전압(VDD) 사이에 연결된 PMOS 트랜지스터(P3)를 구비하고, PMOS 트랜지스터(P3)의 게이트로 반전된 클럭 펄스 신호(OSC)를 인가받아, 동작 전압(VDD) 대비 2배 승압된 승압 전원(2VDD)이 생성되도록 승압부(10)를 제어한다.

출력부(30)는 게이트와 드레인이 출력라인에 연결되고 PMOS 트랜지스터(P1)와 캐패시터(C1) 사이의 노드 C에 소스가 연결된 PMOS 다이오드 트랜지스터(P2)를 구비하고, 노드 C의 승압된 전압을 내부 소자로 출력한다.

도 2는 도 1의 동작 파형도이다.

이를 참조하면, 클럭 펄스 신호(OSC)가 로우 상태이면, PMOS 트랜지스터(P1)가 턴온되어 전원 전압(VDD)이 캐패시터(C1)에 충전된다. 그리고, 인버터(I1)에 의해 노드 A는 하이 상태가 된다. 따라서, 노드 A의 상태에 의해 NMOS 트랜지스터(N1)가 턴온되고 PMOS 트랜지스터(P3)는 턴오프되므로, 노느 B는 로우 상태가 된다.

클럭 펄스 신호(OSC)가 하이 상태로 천이하면, PMOS 트랜지스터(P1)는 턴오프된다. 그리고, 인버터(I1)에 의해 노드 A는 로우 상태가 된다. 따라서, 노드 A의 상태에 의해 NMOS 트랜지스터(N1)가 턴오프되고 PMOS 트랜지스터(P3)는 턴온되므로, 노드 B는 하이 상태가 된다. 그 결과, 노드 C는 노드 B로 인가되는 전원 전압(VDD)과 캐패시터(C1)의 충전 전압(VDD)에 의해 전원 전압(VDD)의 2배로 승 압(2VDD)되어 PMOS 다이오드 트랜지스터(P2)를 통해 출력된다.

이와 같이 종래는 동작 전압과 승압 전압의 차이가 크지 않아 2배 이하의 승압 회로를 구현하여 사용하였다.

최근 들어 제품의 동작 전압은 점차 낮아지고 있으므로 제품의 소자도 저전압에서 신뢰성이 높게 제조된다. 그러나, 특정 영역에서는 여전히 높은 승압 전압 즉, 낮아진 동작 전압 대비 3배 이상의 승압 전원이 요구되고 있으므로, 저전압에서 신뢰성이 높은 소자를 사용하여 승압 회로를 구성하는 경우 소자의 스트레스로 인한 신뢰성이 저하되는 문제점이 있었다.

따라서, 본 발명의 목적은 저전압 소자를 이용한 승압 회로 구성시 소자가 견딜수 있는 전압 이상이 발생할 경우 승압 동작을 제한하여 소자의 스트레스를 감소시키는 승압 회로를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위한 본 발명의 승압 회로는, 전원 전압과 접지 전압 사이에 PMOS 트랜지스터와 캐패시터 및 NMOS 트랜지스터가 직렬로 연결되고, 상기 PMOS 트랜지스터의 게이트로 클럭 펄스 신호를 인가하며, 상기 NMOS 트랜지스터의 게이트로 반전된 클럭 펄스 신호를 인가하는 승압부, 상기 승압부의 상기 PMOS 트랜지스터와 상기 캐패시터 간의 제 1 노드에 인가되는 전압에 상응하여 상기 승압부의 펌핑을 제어하는 제어신호를 생성하고 상기 제어신호에 의해 상기 승압부의 펌핑을 제어하는 승압제어부, 및 상기 제 1 노드의 전압을 출력하는 PMOS 다이오드 트랜지스터를 포함하는 출력부를 구비하는 것을 특징으로 한다.

여기서, 상기 승압 제어부는, 상기 노드의 전압을 분배하는 분배부, 상기 분배전압과 소자의 특성에 따른 기준전압을 비교하여 생성된 비교신호와 옵션신호 및 상기 반전된 클럭 펄스 신호를 논리 조합하여 제어신호를 생성하는 제어부, 및 상기 승압부의 상기 캐패시터와 상기 NMOS 트랜지스터 사이의 제 2 노드와 전원 전압 사이에 연결되고 게이트로 입력되는 상기 제어신호에 의해 도통이 제어되어 상기 제 2 노드로 인가되는 전압을 조절하는 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.

그리고, 상기 분배부는 상기 제 1 노드와 접지 전압 사이에 연결된 다수개의 저항과, 상기 저항과 동일한 수의 캐패시터가 상기 저항과 병렬 연결되고, 상기 저항과 상기 캐패시터에 의해 분배되는 전압을 출력하는 것을 특징으로 한다.

그리고, 상기 제어부는 상기 분배전압과 상기 기준전압을 비교하는 비교기와, 상기 비교기에서 출력되는 비교신호와 상기 옵션신호를 논리조합하는 앤드게이트, 상기 앤드게이트의 출력과 반전된 클럭 펄스 신호를 논리조합하는 노아게이트,및 상기 노아게이트의 출력을 반전하여 상기 제어신호를 출력하는 인버터를 구비하는 것을 특징으로 한다.

여기서, 상기 비교기는 상기 분배전압을 비반전 단자로 입력받고, 상기 기준전압을 반전단자로 입력받는 것을 특징으로 한다.

그리고, 상기 기준전압은 소자의 특성에 따라 트리밍에 의해 제어되는 전압임을 특징으로 한다.

그리고, 상기 옵션신호는 상기 승압제어부의 동작을 제어하는 테스트 모드 또는 퓨즈 옵션 신호임을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상술하기로 한다.

도 3은 본 발명에 따른 승압 회로이다.

도 3의 승압 회로는, 전압을 승압하는 승압부(100)와 승압부에서 승압되는 전압과 기준 전압과 비교하여 승압을 승압제어부(200) 및 승압된 전압을 출력하는 출력부(300)를 구비한다.

승압부(100)는 전원 전압(2VDD)과 접지 전압(VSS) 사이에 PMOS 트랜지스터(P4)와 캐패시터(C2) 및 NMOS 트랜지스터(N2)가 직렬로 연결되어 있다. 그리고, PMOS 트랜지스터(P4)의 게이트로 클럭 펄스 신호(OSC)를 입력받고, NMOS 트랜지스터(N2)의 게이트로는 인버터(I2)에 의해 반전된 클럭 펄스 신호(OSC)를 입력받는다.

승압제어부(200)는 캐패시터(C2)와 NMOS 트랜지스터(N2) 사이의 노드 B와 전원 전압(2VDD) 사이에 연결된 PMOS 트랜지스터(P6)와, PMOS 트랜지스터(P4)와 캐패시터(C2) 사이의 노드 C의 전압을 분배하는 분배부(210)와, 분배부에서 분배된 전압을 기준전압(VREF)과 비교하여 PMOS 트랜지스터(P6)를 제어하는 제어신호(CON)를 출력하는 제어부(220)를 포함하여 구성된다.

여기서, 분배부(100)는 승압된 전원에 의해 가장 높아질 수 있는 모니터 노드, 즉 노드 C를 선택하고, 노드 C와 접지 전압(VSS) 사이에 직렬로 2개의 저항(R1, R2)을 연결하고 이와 병렬로 2개의 캐패시터(C3, C4)를 연결한다. 그리고, 저항(R1, R2)과 캐패시터(C3, C4)에 의해 분배되는 노드 C의 분배전압(VDIV)을 제어부로 전달한다.

제어부(220)는 비반전 단자로 분배전압(VDIV)을 입력받고 반전단자로 기준전압(Vref)을 입력받아 비교신호(VOUT)를 출력하는 비교기(221)와, 비교신호(VOUT)와 옵션신호(TVCLP)를 논리 결합하는 앤드게이트(AND)와, 앤드게이트(AND)의 출력과 인버터(I2)의 출력을 논리 결합하는 노아게이트(NOR)와, 이를 반전시키는 인버터(I3)를 포함한다.

여기서, 비교기(221)에 입력되는 기준전압(VREF)은 소자의 특성에 따라 내부에서 트리밍에 의해 제어 가능한 전압으로 모니터 노드의 상한 전압을 정교하게 제어할 수 있다.

그리고, 옵션신호(TVCLP)는 테스트 모드 또는 퓨즈 옵션을 사용하여 제어부(220)의 출력을 제어할 수 있는 신호이다.

출력부(300)는 게이트와 드레인이 출력라인에 연결되고 노드 C에 소스가 연결된 PMOS 다이오드 트랜지스터(P5)를 구비하고, 노드 C의 승압된 전압을 내부 소자로 출력한다.

도 4는 도 3의 동작 파형도이다.

이를 참조하면, 클럭 펄스 신호(OSC)가 로우 상태이면, 승압부(100)는 PMOS 트랜지스터(P4)가 턴온되어 전원 전압(2VDD)이 캐패시터(C2)에 충전된다. 그리고, 인버터(I2)에 의해 노드 A는 하이 상태가 되므로, 노드 A의 상태에 의해 NMOS 트랜지스터(N2)가 턴온되어 노드 B는 로우 상태가 된다.

클럭 펄스 신호(OSC)가 하이 상태이면, 승압부(100)는 PMOS 트랜지스터(P4)가 턴오프된다. 그리고, 인버터(I2)에 의해 노드 A는 로우 상태가 되므로, 노드 A의 상태에 의해 NMOS 트랜지스터(N2)가 턴오프된다. 그리고, 노드 B로 전원 전압(2VDD)를 제공하는 승압제어부(200)의 PMOS 트랜지스터(P6)는 제어신호(CON)에 의해 턴온이 제어된다.

제어신호(CON)는 다음과 같이 생성된다.

분배부(210)는 노드 C의 전압을 분배한 분배전압(VDIV)을 제어부(220)로 전달한다. 그러면, 제어부(220)는 비교기(21)에서 분배전압(VDIV)과 기준전압(VREF)을 비교하여 비교신호(VOUT)를 출력한다. 그리고, 비교신호(VOUT)와 옵션신호(TVCLP)를 논리 조합한 신호와 클럭 펄스 신호(OSC)가 인버터(I2)에 의해 반전된 신호를 논리 조합하고 이를 다시 반전하여 제어신호(CON)를 출력한다.

여기서, 옵션신호(TVCLP)는 로우 상태인 경우 비교신호(VOUT)에 관계없이 클럭 펄스 신호(OSC)에 의해 승압 동작을 수행한다. 반대로, 옵션신호(TVCLP)가 하이 상태인 경우 비교신호(VOUT)에 따라 승압 동작을 제어하게 된다.

보다 상세히 살펴보면, 옵션신호(TVCLP)가 로우 상태인 경우, 앤드게이트(AND)의 출력은 비교신호(VOUT)에 관계없이 항상 로우 상태로 출력되므로, 클럭 펄스 신호(OSC)에 따라 노아게이트(NOR)의 출력이 결정된다. 따라서, 클럭 펄스 신호(OSC)가 하이 상태로 인가될 때 노아게이트(NOR)의 출력은 하이 상태가 되고 인버터(I3)에 의해 반전되어 제어신호(CON)는 로우 상태가 된다. 그 결과, PMOS 트랜지스터(P6)가 턴온되어 전원 전압(2VDD)가 노드 B로 인가된다. 이는 종래(도 1)와 동일하게 승압 회로가 동작함을 나타낸다.

반면, 옵션신호(TVCLR)가 하이 상태인 경우, 앤드게이트(AND)의 출력은 비교신호(VOUT)에 상응하여 비교신호(VOUT)가 하이 상태이면 하이 상태를 출력하고, 비교신호(VOUT)가 로우 상태이면 로우 상태를 출력한다.

여기서, 비교기(221)에서 생성되는 비교신호(VOUT)는 분배전압(VDIV)이 기준전압(VREF)보다 낮은 경우 로우 상태로, 반대로 분배전압(VDIV)이 기준전압(VREF)보다 높은 경우 하이 상태로 출력되는 신호이다.

따라서, 비교신호(VOUT)가 로우 상태이고, 클럭 펄스 신호(OSC)가 하이 상태이면 제어신호(CON)는 로우 상태가 되어 PMOS 트랜지스터(P6)를 턴온시킨다. 그 결과, 노드 B로 전원 전압(2VDD)이 인가되므로 노드 C의 전압이 승압된다.

반대로, 비교신호(VOUT)가 하이 상태이고, 클럭 펄스 신호(OSC)가 하이 상태이면 제어신호(CON)는 하이 상태가 되어 PMOS 트랜지스터(P6)는 턴오프된다. 따라서 노드 C의 전압은 더 이상 승압되지 않는다.

이와 같이, 승압제어부(200)는 분배전압(VDIV)이 기준전압(VREF)보다 낮은 경우 승압 동작을 계속하고, 분배전압(VDIV)이 기준전압(VREF)보다 높아지는 경우 승압 동작을 멈추게 함으로써, 노드 B로 전원 전압(2VDD)이 공급되는 시간은 가변적이다. 따라서, 노드 B의 전압 파형은 가변 구간을 갖는다. 그 결과, 노드 C는 기준전압까지 상승하게 되므로 소자의 스트레스를 감소시키게 된다.

본 발명은 저전압 소자가 견딜 수 있는 기준전압과 승압 회로에서 최고 전압 이 나타날 수 있는 노드의 전압을 비교하여 승압 동작을 제어함으로써 소자의 스트레스를 감소시키는 승압 회로를 제공하는 효과가 있다.

Claims (7)

1. 전원 전압과 접지 전압 사이에 PMOS 트랜지스터와 캐패시터 및 NMOS 트랜지스터가 직렬로 연결되고, 상기 PMOS 트랜지스터의 게이트로 클럭 펄스 신호를 인가하며, 상기 NMOS 트랜지스터의 게이트로 반전된 클럭 펄스 신호를 인가하는 승압부;

   상기 승압부의 상기 PMOS 트랜지스터와 상기 캐패시터 간의 제 1 노드에 인가되는 전압에 상응하여 상기 승압부의 펌핑을 제어하는 제어신호를 생성하고 상기 제어신호에 의해 상기 승압부의 펌핑을 제어하는 승압제어부; 및

   상기 제 1 노드의 전압을 출력하는 PMOS 다이오드 트랜지스터를 포함하는 출력부;

   를 구비하는 것을 특징으로 하는 승압 회로.
2. 제 1 항에 있어서,

   상기 승압 제어부는,

   상기 노드의 전압을 분배하는 분배부;

   상기 분배전압과 소자의 특성에 따른 기준전압을 비교하여 생성된 비교신호와 옵션신호 및 상기 반전된 클럭 펄스 신호를 논리 조합하여 제어신호를 생성하는 제어부; 및

   상기 승압부의 상기 캐패시터와 상기 NMOS 트랜지스터 사이의 제 2 노드와 전원 전압 사이에 연결되고 게이트로 입력되는 상기 제어신호에 의해 도통이 제어되어 상기 제 2 노드로 인가되는 전압을 조절하는 PMOS 트랜지스터;

   를 구비하는 것을 특징으로 하는 승압 회로.
3. 제 2 항에 있어서,

   상기 분배부는 상기 제 1 노드와 접지 전압 사이에 연결된 다수개의 저항과, 상기 저항과 동일한 수의 캐패시터가 상기 저항과 병렬 연결되고, 상기 저항과 상기 캐패시터에 의해 분배되는 전압을 출력하는 것을 특징으로 하는 승압 회로.
4. 제 2 항에 있어서,

   상기 제어부는 상기 분배전압과 상기 기준전압을 비교하는 비교기;

   상기 비교기에서 출력되는 비교신호와 상기 옵션신호를 논리조합하는 앤드게이트;

   상기 앤드게이트의 출력과 반전된 클럭 펄스 신호를 논리조합하는 노아게이트; 및

   상기 노아게이트의 출력을 반전하여 상기 제어신호를 출력하는 인버터;

   를 구비하는 것을 특징으로 하는 승압 회로.
5. 제 4 항에 있어서,

   상기 비교기는 상기 분배전압을 비반전 단자로 입력받고, 상기 기준전압을 반전단자로 입력받는 것을 특징으로 하는 승압 회로.
6. 제 2 항에 있어서,

   상기 기준전압은 소자의 특성에 따라 트리밍에 의해 제어되는 전압임을 특징으로 하는 승압 회로.
7. 제 2 항에 있어서,

   상기 옵션신호는 상기 승압제어부의 동작을 제어하는 테스트 모드 또는 퓨즈 옵션 신호임을 특징으로 하는 승압 회로.

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