KR100699186B1

KR100699186B1 - 정렬 마크를 포함하는 집적 회로 제조 방법

Info

Publication number: KR100699186B1
Application number: KR1020000001128A
Authority: KR
Inventors: 알바로 마우리; 스코트프란시스 쉬브
Original assignee: 루센트 테크놀러지스 인크
Priority date: 1999-01-12
Filing date: 2000-01-11
Publication date: 2007-03-27
Also published as: JP2000216223A; US6368972B1; KR20000053448A; EP1020916A2; TW448556B; JP3581285B2; EP1020916A3

Abstract

집적 회로를 제조하는 방법은: 바람직하게 반도체 기판 내의 능동 영역에 횡방향으로 인접한 트렌치(trench)를 형성하는 단계; 트렌치를 채우고 능동 영역을 덮는 유전체층을 반도체 기판 상에 형성하는 단계; 능동 영역 상의 유전체층 중 적어도 일부를 제거하고, 트렌치를 채운 유전체층 내에 정렬 마크(alignment mark)로서 역할을 하는 리세스(recess)를 정의하기 위해, 유전체층을 선택적으로 에칭하는 단계; 및 선택적으로 에칭된 유전체층을 폴리싱(polishing)하고 정렬 마크를 남겨두는 단계를 포함한다. 상기 방법은 또한 폴리싱된 유전체층에 인접하여 광학적으로 불투명한 층을 형성하고 정렬 마크로 광학적으로 불투명한 층에 반복된 정렬 마크를 발생시키는 단계를 포함한다. 정렬 마크 및/또는 반복된 정렬 마크는 후속 처리 단계에서의 정렬을 위해 사용될 수 있다. 정렬 마크는 능동 영역과 트렌치의 유전체층 사이의 스텝(step) 높이 차이에 의해 형성된 종래의 정렬 마크보다 더 큰 스텝 높이를 갖도록 만들어질 수 있다. 따라서, 예를 들면, 폴리싱에서의 변화로 본 발명에 따라 이루어진 정렬 마크가 애매해지거나 제거되지 않는다.

트렌치 형성, 유전체층 형성, 유전체층 일부 제거, 유전체층 에칭, 폴리싱, 정렬 마크, 불투명한 층, 반복된 정렬 마크 발생, 리세스, 트렌치 에칭, 유전체층 두께 감시

Description

정렬 마크를 포함하는 집적 회로 제조 방법{Method for making an integrated circuit including alignment marks}

도 1 내지 도 5는 종래 기술에서와 같이 제조하는 동안 집적 회로 일부의 개략적인 단면도.

도 6 내지 도 9는 본 발명에 따라 제조하는 동안 집적 회로 일부의 개략적인 단면도.

도 10는 본 발명의 제 2 실시예에 따라 제조하는 동안 집적 회로 일부의 상단면도.

도 11 및 도 12는 도 10에 도시된 바와 같이 본 발명의 제 2 실시예에 따라 제조하는 동안 집적 회로 일부의 개략적인 단면도.

※도면의 주요 부분에 대한 부호의 설명

22 : 유전체층 40 : 집적 회로

41 : 포토레지스트층 42 : 유전체층

43, 63 : 능동 영역 44, 64 : 트렌치

45 : 반도체 기판 46 : 산화/질화층

47 : 폴리실리콘 게이트층 48 : 규화 텅스텐층

56, 57 : 정렬 마크 60 : 집적 회로 구조

67, 68 : 게이트층 70 : 프레임

관련된 출원

본 출원은 1999년 1월 12일에 제출되고 이전 제출된 동시 계속 가출원 번호 제60/115,527호에 기초한다.

발명의 분야

본 발명은 반도체 처리 분야에 관한 것으로, 보다 상세하게는 연속적인 처리 단계들 동안 적절한 정렬(alignment)을 보장하는 방법에 관한 것이다.

발명의 배경

집적 회로는 휴대폰, 컴퓨터 등과 같은 다수의 전자 장치에서 널리 사용된다. 전형적인 집적 회로는 수천 또는 수백만 개의 트랜지스터를 포함할 수 있는 반도체 기판을 포함한다. 트랜지스터는 기판의 능동 영역에 형성된다. 인접한 능동 영역은 절연 영역에 의해 분리된다. 예를 들면, 얕은 트렌치 절연(Shallow Trench Isolation; STI)으로서 공지된 기술은 인접한 능동 영역들을 절연시키기 위해 산화물로 채워진 트렌치(trench)를 제공한다.

다수의 전도층들 및 절연층들은 집적 회로를 형성하도록 패턴화되어 연속적인 층으로 설립된다. 전형적으로, 다수의 집적 회로들은 단일 반도체 웨이퍼 상에 형성되고, 이는 이후에 별개의 칩으로 절단된다. 다양한 처리 단계들 동안에는 높은 정확도로 아래 또는 이전 층에 후속 층 각각을 정렬시키는 것이 중요하다. 정렬의 정확도는 전형적으로 제조 능력 및 산출량을 결정하는데 중요한 요소가 된다. 레티클(reticle)상의 원하는 패턴을 웨이퍼 상의 층으로 전사하는데는 전형적으로 웨이퍼 스테퍼(stepper) 도구가 사용된다. 전형적인 처리에서, 웨이퍼는 그 위에 정렬 마크(alignment mark)를 갖고, 스테퍼는 정확한 정렬을 위해 웨이퍼 상에 레티클의 위치를 설정하는 기준 위치로서 웨어퍼 상의 정렬 마크를 사용한다. 비록 원래의 정렬 마크가 후속 층으로 덮여지더라도, 일부 처리에서는 이후에 부가되는 층에서 스텝 높이가 복제된다. 불행하게도, 칼드웰(Caldwell)의 미국 특허 제 5,640,053 호에서 기술된 바와 같이, 정렬 마크는 화학-물리적 폴리싱(Chemical-Mechanical Polishing; CMP)과 같은 전반적인 평탄화(planarization) 기술과 결합되어 사용하기 어려울 수 있다. 일부 경우에서, 정렬 마크는 인터레벨 유전체(Interlevel Dielectric; ILD) 층과 같은 커버층을 통해 볼 수 있다.

몇몇 집적 회로들을 제조할 때, 트랜지스터 게이트 스택(gate stack)은 폴리실리콘층에서 규화 텅스텐(tungsten silicide)층으로 형성된다. 얇은 게이트 산화물은 기판에 형성된 채널 영역으로부터 폴리실리콘을 분리시킨다. 규화 텅스텐층은 광학적으로 불투명하다. 트렌치 산화물에 게이트 마스크를 정렬하기 위해, 잔여 표면형태(residual topography)는 정렬 마크를 제공하도록 형성된다. 예를 들면, 도 1는 반전 톤 포토레지스트층(reverse tone photoresist layer)(21)으로 패턴화된 집적 회로(20)의 일부를 도시한다. 포토레지스트층(21) 아래에는, 도시된 실리콘 능동 영역(23) 및 인접한 트렌치(24) 위에 놓이는 산화물 또는 유전체층(22)이 있다. 반전 톤 포토레지스트층(21)의 목적은 이후의 폴리싱(polishing)을 용이하게 하도록 유전체층(22)의 더 높은 영역을 선택적으로 에칭하는 것이다.

트렌치(24)와 능동 영역(23)은 반도체 기판(25) 상에 형성된다. 능동 영역(23)은 그 위에서 에칭 중단층으로서 역할을 하는 산화/질화 스택(26)을 포함한다. 물론, 이와 같은 능동 영역들과 절연 트렌치들이 집적 회로(20)에 형성되고, 웨이퍼는 많은 이러한 집적 회로 칩들을 다수 포함한다.

도 2는 포토레지스트층(21)을 제거하고 유전체층(22)을 에칭한 이후의 집적 회로(20)를 도시한다. 도 3는 장치가 산화/질화층(26)까지 평탄화되는 화학-물리적 폴리싱(CMP) 이후의 집적 회로(20)를 도시한다. 산화/질화 스택(26)이 제거된 이후에, 집적 회로(20)는 트렌치 산화물의 상단과 횡방향으로 인접한 능동 실리콘 영역(23) 사이에 있는 참조번호(30)으로 지정된 위치에서 스텝 높이를 갖는다.

도 5는 폴리실리콘층(27)과 상단 규화 텅스텐층(28)을 부가한 이후의 집적 회로(20)를 도시한다. 트렌치 산화물의 상단과 능동 영역(23) 사이에 정의된 스텝 높이는 위에 놓이는 폴리실리콘층 및 규화 텅스텐층(27, 28)의 적층된 게이트 구조 상의 위치(31)에서 스텝 높이로 반복된다. 정렬 구조에 대해 전형적인 목표 크기(targeted dimension)는 약 1000이다. 불행하게도, CMP 고유의 비균일성 및 후속 HF 클리닝(cleaning) 단계 때문에, 일부 웨이퍼 영역에서는 스텝 높이가 거의 0으로 줄어들 수 있다. 일단 이 스텝 높이(30)가 거의 평탄화 되면, 정렬은 후속 처리 단계에서 사용하기에 매우 불확실하거나 불가능해질 수 있다.

발명의 개요

상기의 배경을 고려하여, 본 발명의 목적은 집적 회로 제조에서 정렬 마크들을 만들고 사용하기 위한 방법을 제공하는 것이다.

본 발명에 따른 목적, 특성, 및 이점은 반도체 기판 내의 능동 영역에 횡방향으로 인접한 트렌치(trench)를 형성하는 단계; 트렌치를 채우고 능동 영역을 덮는 유전체층을 반도체 기판 상에 형성하는 단계; 및 능동 영역 상의 유전체층 중 적어도 일부를 제거하고, 트렌치를 채운 유전체층 내에 정렬 마크로서 역할을 하는 리세스(recess)를 정의하기 위해, 유전체층을 선택적으로 에칭하는 단계를 포함하는 집적 회로를 제조하기 위한 방법에 의해 제공된다. 양호하게는 상기 방법은 또한 선택적으로 에칭된 유전체층을 폴리싱(polishing)하여 정렬 마크를 남기는 단계를 포함한다.

상기 방법은 또한 폴리싱된 유전체층에 인접하여 광학적으로 불투명한 층을 형성하고 정렬 마크로 광학적으로 불투명한 층에 반복된 정렬 마크를 발생시키는 단계를 포함할 수 있다. 능동 영역은 그 위에 에칭 중단층을 포함하는 것이 바람직하다. 따라서, 상기 방법은 또한 광학적으로 불투명한 층을 형성하기 이전에 능동 영역으로부터 에칭 중단층을 스트립핑(stripping)하는 단계를 포함하는 것이 바람직하다. 물론, 정렬 마크 및/또는 반복된 정렬 마크는 후속 처리 단계에서의 정렬을 위해 사용될 수 있다. 정렬 마크는 능동 영역과 트렌치의 유전체층 사이의 스텝 높이 차이에 의해 형성되는 종래 정렬 마크 보다 더 큰 스텝 높이로 이루어질 수 있다. 따라서, 예를 들면, 폴리싱에서의 변화로 본 발명에 따라 이루어진 정렬 마크가 애매해지거나 제거되지 않는다.

정렬 마크를 정의하는 리세스는 양호하게 적어도 약 1000의 깊이를 갖는다. 또한, 원하지 않는 입자(particle)들의 누적을 방지하기 위해, 리세스는 약 1 m² 보다 더 큰 면적을 갖는 정렬 마크를 정의할 수 있다.

유전체층을 선택적으로 에칭하는 단계는 반전 톤 포토레지스트층을 사용하여 선택적으로 에칭하는 단계를 포함하는 것이 바람직하다. 설명되는 본 발명의 실시예에서는 예를 들면, 반전 톤 포토레지스트층에 대해 후속 게이트층의 정렬이 이루어진다. 포토레지스트층은 능동 영역에 대하여 정렬된다. 그러나, 본 발명의 또 다른 실시예에서 게이트는 능동 영역과 직접적으로 정렬될 수 있다. 보다 상세하게는, 상기 방법은 트렌치쪽으로 위를 향해 확장하도록 적어도 하나의 기판 부분을 형성하여 능동 영역과 정렬되는 엣지(edge)를 정의하는 단계를 포함할 수 있다. 즉, 트렌치를 형성하는 단계는 반도체 기판에서 트렌치를 선택적으로 에칭하는 단계를 포함하는 것이 바람직하다. 트렌치쪽으로 위를 향해 확장하도록 적어도 하나의 기판 부분을 형성하는 단계는, 능동 영역에 실리콘 메사(mesa)를 남기는 트렌치의 선택적인 에칭의 일부로서 실행되는 것이 바람직하다.

본 발명의 또 다른 특징에 따라, 본 방법은 유전체층을 선택적으로 에칭하는 단계 동안 제거되는 유전체층의 두께를 감시하기 위해 정렬 마크를 이용하는 단계를 더 포함할 수 있다. 예를 들면, 에칭 이후에 두께를 감시하기 위해 프로필로미터(profilometer)가 사용될 수 있다.

이제는 본 발명의 바람직한 실시예가 도시된 첨부 도면을 참조하여 본 발명이 이후 보다 상세히 설명된다. 그러나, 본 발명은 많은 다른 형태로 구현될 수 있으며, 여기서 설명된 실시예로 제한되는 것으로서 해석되지 말아야 한다. 또한, 이들 실시예는 이 설명이 철저하고 완전하도록 제공되어, 당업자에게 본 발명의 범위를 완전히 전하게 된다. 동일한 참고번호들은 전체적으로 동일한 요소들을 언급한다.

먼저 도 6 내지 도 9를 참조하여, 본 발명에 따른 방법이 이제 설명된다. 발명의 배경에서 상기에 논의된 바와 같이, 상기 방법은 폴리싱을 포함하는 얕은 트렌치 절연 처리에서 정렬 마크를 제공하는 것이며, 또한 이는 게이트 스택으로서 규화 텅스텐과 같은 불투명 물질을 사용할 수 있다. 집적 회로(40)를 제조하는 방법은 도 6에 도시된 바와 같이 반도체 기판(45) 내의 능동 영역(43)에 횡방향으로 인접한 트렌치(44)를 형성하는 단계를 포함한다. 트렌치(44)는 당업자에 의해 용이하게 이해되는 바와 같은 종래의 패턴화 및 에칭 기술로 형성된 얕은 트렌치이다. 인접한 능동 영역(43)은 처리에서 나중에 에칭 중단층으로서 역할을 하는 산화/질화층(46)을 그 위에 포함한다.

본 발명에 의해 다른 물질 및 다양한 물질과 층들의 결합이 또한 고려되지만, 유전체층(22)은 트렌치(44)를 채우고 능동 영역(43)을 덮기 위해 반도체 기판(25) 상에 형성된다. 유전체층(22)은 당업자에 의해 용이하게 이해되는 바와 같이 증착된 이산화 실리콘층이다.

도 6에 도시된 바와 같이, 유전체층(22) 상에는 반전 톤 포토레지스트층(41)이 형성되고, 능동 영역(43) 위에 놓이는 유전체층(22)에 걸쳐 제1 개구(opening)(50)를 남기기 위해 선택적으로 현상되고 에칭된다. 본 발명에 따라, 제2 개구(51)는 에칭하는 동안 트렌치(44) 위에 놓이는 유전체층(22) 상에 형성되고, 이는 에칭 이후 도 7에 도시된 구조를 생성한다. 다음을 포함하는 다수의 관련 두께, 즉, 트렌치(44)의 두께 Td, 산화/질화층(46)의 두께 Tn, 유전체층(22)의 두께 Tox, 산화/질화층의 상단과 유전 트렌치의 상단 사이의 스텝 높이 Ta, 반전 톤 포토레지스트층(41)을 사용해 에칭에서 제거된 두께 Te, 및 트렌치에서 정렬 마크(56)를 정의하는 리세스의 바닥에 남아있는 두께 Tr가 도시된다.

도 6 및 도 7로부터, Te = Tn + Td 이므로, Tox = Td + Tn + Ta 및 Tox = Te + Ta임을 용이하게 알 수 있다. 또한, Tr = Ta 이므로, Tox = Te + Tr 이다. 산화/질화층(46)에 의해 제공되는 에칭 중단층을 스트립핑하고 CMP 처리한 이후에는 구조(40)가 도 8과 같이 주어질 것이다. CMP 및 스트립핑 단계는 당업자에 의해 이해되는 바와 같이 종래 형태로 실행되므로, 여기서는 더 이상의 논의가 요구되지 않는다.

종래 스텝 높이는 참조번호(50)로 표시된 바와 같이 도 8에서 트렌치(44) 위 유전체층(22)의 상단과 능동 영역(43) 사이의 인터페이스로 도시된다. 트렌치(44)의 최종 두께를 Toxf라 하면, (50)에서의 스텝 높이는 Toxf - Td 임을 알 수 있다. 대조적으로, 트렌치 유전체에서 정렬 마크(56)에 의해 생성된 (55)에서의 스텝 높이는 Toxf - Tr 이다. 따라서, CMP 처리 동안에 과다하게 평탄화되는 경우, 최종적인 트렌치 유전체 두께 Toxf는 트렌치 깊이 Td에 매우 가까워질 수 있으므로, (50)의 스텝 높이가 0에 근접하여 정렬에 사용될 수 없게 된다. 대조적으로, 정렬 마크(56)에 의해 생성된 (55)의 스텝 높이는 충분히 높은 값을 갖도록 이루어질 수 있어 정렬을 정확하게 실행한다. 예를 들면, Td = 3000 A, Tn = 1300 A, 또한 Tox = 6300 A 이면, 그때 Ta = 2000 A 이다. 따라서, 정렬 마크(56)에 대해 (55)에서의 스텝 높이가 Toxf = Td = 3000 A 인 경우에, 1000 A 가 된다.

적어도 약 1000의 최종 표면형태는 당업자에 의해 용이하게 이해되는 바와 같이 확실한 정렬을 실행하기에 충분하여야 한다. 또한, 정렬 마크(56)에서 입자 누적의 수를 줄이기 위해, 그 크기는 예를 들면, 약 1 m² 보다 더 크게 이루어질 수 있다. 이는 정렬 마크(56)에 입자를 잡아둘 확률을 낮추기에 충분히 낮은 종횡비(aspect ratio)를 제공한다.

물론, 정렬 마크(56) 및/또는 반복된 정렬 마크(57)는, 당업자에 의해 용이하게 이해되는 바와 같이 특히 게이트 스택의 형성에 관련되는 것과 같은 하나 이상의 후속 처리 단계에서의 정렬을 위해 사용될 수 있다. 정렬 마크(56)는 트렌치의 유전체층과 능동 영역 사이의 스텝 높이(50)로 형성된 종래 정렬 마크 보다 더 큰 스텝 높이(55)를 갖도록 이루어질 수 있다. 이들 각각의 스텝 높이(55, 50)는 각각의 게이트 스택 스텝 높이(57, 51)에서 전사 또는 반복된다. 따라서, 예를 들면, 폴리싱에서의 변화로는 본 발명에 따라 이루어진 정렬 마크(56)가 애매하게 되거나 제거되지 않는다.

본 발명의 또 다른 특성에 따라, 상기 방법은 선택적으로 에칭하는 동안 제거된 유전체층(42)의 두께 Te를 감시하기 위해 정렬 마크(56)를 사용하는 단계를 더 포함할 수 있다. 예를 들면, 당업자에 의해 용이하게 이해되는 바와 같이, 에칭한 이후에 두께를 감시하기 위해 프로필로미터(profilometer)가 사용될 수 있다.

도 9에 도시된 바와 같이, 상기 방법은 또한 폴리싱된 유전체층(42)에 인접한 규화 텅스텐층(48)과 같은 광학적으로 불투명한 층을 형성하고 규화 텅스텐층에는 정렬 마크(56)로 반복된 정렬 마크(57)를 발생시키는 단계를 포함할 수 있다. 규화 텅스텐층(48)은 예시적으로 폴리실리콘 게이트층(47) 위에 제공된다. 당업자에 의해 용이하게 이해되는 바와 같이, 도시되지 않은 상대적으로 얇은 산화 게이트층은 전형적으로 능동 영역(43) 위에 제공되고, 능동 영역은 전형적으로 채널 영역을 포함한다. 또한, 규화 텅스텐은, 당업자에 의해 용이하게 이해되는 바와 같이 광학적으로 불투명한 물질로서 반도체 제조 또는 게이트 스택에 사용되는 하나의 물질이다.

지금까지 설명된 본 발명의 실시예에서, 반전 톤 포토레지스트층(41)에 대해 후속 게이트 스택, 즉, 폴리실리콘 및 규화 텅스텐층(47, 48)의 정렬이 이루어진다. 포토레지스트층(41)은 당업자에 의해 용이하게 이해되는 바와 같이 능동 영역(43)에 대해 차례로 정렬된다. 정렬 허용오차를 고려하면, 게이트층(67, 68)을 능동 영역(43)과 직접 정렬하는 것이 보다 바람직하게 되도록 하는 것이 가능할 수 있다.

도 10 내지 도 12를 참조하여 이제 설명될 본 발명의 실시예에서, 게이트층(67, 68)은 집적 회로 구조(60)의 능동 영역(63)과 직접 정렬된다. 상기 방법은 예를 들면, 능동 영역(63)과 정렬된 엣지(edge)를 정의하기 위해, 트렌치(64)쪽으로 위를 향해 확장하는 적어도 하나의 기판 부분을 형성하는 단계를 포함할 수 있다. 즉, 트렌치(64)를 형성하는 단계는 반도체 기판(65)에서 트렌치를 선택적으로 에칭하는 단계를 포함하는 것이 바람직하다. 그래서, 트렌치(64)쪽으로 위를 향해 확장하도록 적어도 하나의 기판 부분을 형성하는 단계는 트렌치를 선택적으로 에칭하는 단계의 일부로 실행되는 것이 바람직하고, 이는 능동 영역(63)을 남겨두게 된다.

보다 상세하게는, 도 10를 참조하여 설명된 실시예에서 도시된 바와 같이, 좁은 선들을 갖는 프레임(frame)(70)은 패턴화되고, 이후에는 당업자에 의해 용이하게 이해되는 바와 같이 반전 톤 포토레지스트층(61)으로 그 주위에서 한 박스(box)가 개방된다. 프레임(70)은 당업자에 의해 용이하게 이해되는 바와 같이 후속 정렬 단계들에서 사용하기 위해 게이트 스택 내의 일련의 정렬 엣지들 또는 마크들(72)을 발생시킨다.

정렬 마크 및 반복되는 정렬 마크는 웨이퍼의 길들(streets), 즉 각 집적 회로 사이에서 그리드선(grid line)의 패턴으로 형성될 수 있다. 따라서, 이들 정렬 마크는 최종적인 장치 패키징 이전에 제거된다. 다른 실시예에서, 당업자에 의해 용이하게 이해되는 바와 같이 각 집적 회로들의 영역 내에 정렬 마크가 형성될 수 있다. 따라서, 본 발명의 많은 수정들 및 다른 실시예는 상기 설명 및 연관된 도면에서 주어진 지시의 이점을 갖는 당업자에 의해 생각될 수 있다. 따라서, 본 발명은 설명된 특정한 실시예에 제한되지 않고, 수정된 실시예는 첨부된 청구항의 범위 내에 포함되도록 의도되는 것으로 이해되어야 한다.

Claims

집적 회로를 제조하기 위한 방법에 있어서:

반도체 기판 내의 능동 영역에 횡방향으로 인접한 트렌치(trench)를 형성하는 단계;

상기 트렌치를 채우고 상기 능동 영역을 덮는 유전체층을 상기 반도체 기판 상에 형성하는 단계;

상기 능동 영역 위에 놓인 상기 유전체층 중 적어도 일부를 제거하고, 상기 트렌치를 채운 상기 유전체층 내에 정렬 마크(alignment mark)로서 역할을 하는 리세스(recess)를 정의하기 위해, 상기 유전체층을 선택적으로 에칭하는 단계;

상기 선택적으로 에칭된 유전체층을 폴리싱(polishing)하고, 상기 정렬 마크를 남겨두는 단계;

상기 폴리싱된 유전체층에 인접하여 광학적으로 불투명한 층을 형성하고, 상기 정렬 마크로 상기 광학적으로 불투명한 층에 반복된 정렬 마크를 발생시키는 단계; 및

후속 처리 단계에서의 정렬을 위해 상기 반복된 정렬 마크를 이용하는 단계를 포함하는, 집적 회로 제조 방법.
제 1 항에 있어서, 상기 능동 영역과 정렬된 엣지(edge)들을 정의하기 위해, 상기 트렌치쪽으로 위를 향해 확장하도록 적어도 하나의 기판 부분을 형성하는 단계를 더 포함하는, 집적 회로 제조 방법.
제 2 항에 있어서,

상기 트렌치를 형성하는 단계는 상기 반도체 기판에서 상기 트렌치를 선택적으로 에칭하는 단계를 포함하고, 상기 트렌치쪽으로 위를 향해 확장하도록 상기 적어도 하나의 기판 부분을 형성하는 단계는 상기 트랜치의 선택적 에칭의 일부로서 실행되는, 집적 회로 제조 방법.
제 1 항에 있어서, 상기 유전체층을 선택적으로 에칭하는 단계 동안 제거된 상기 유전체층의 두께를 감시하기 위해 상기 정렬 마크를 이용하는 단계를 더 포함하는, 집적 회로 제조 방법.
제 1 항에 있어서, 상기 선택적으로 에칭하는 단계는 반전 톤 포토레지스트층(reverse tone photoresist layer)을 이용하여 선택적으로 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
집적 회로를 제조하기 위한 방법에 있어서:

반도체 기판 내의 능동 영역에 횡방향으로 인접한 트렌치를 형성하기 위해 반도체 기판을 선택적으로 에칭하는 단계로서, 상기 트렌치는 상기 트랜치쪽으로 위를 향해 확장하는 적어도 하나의 기판 부분을 포함하는, 상기 반도체 기판 선택적 에칭 단계;

상기 트렌치를 채우고 상기 능동 영역을 덮는 유전체층을 상기 반도체 기판 상에 형성하는 단계;

상기 트렌치를 채운 상기 유전체층 내에 리세스를 정의하기 위해, 상기 유전체층을 선택적으로 에칭하는 단계로서, 상기 위를 향해 확장하는 적어도 하나의 기판 부분은 정렬 마크로서 역할을 하는, 상기 유전체층 선택적 에칭 단계;

상기 선택적으로 에칭된 유전체층을 폴리싱하고 상기 정렬 마크를 남겨두는 단계; 및

후속 처리 단계에서 상기 정렬 마크를 사용하는 단계를 포함하는, 집적 회로 제조 방법.
제 6 항에 있어서, 상기 폴리싱된 유전체층에 인접하여 광학적으로 불투명한 층을 형성하고, 상기 정렬 마크로 상기 광학적으로 불투명한 층에 반복된 정렬 마크를 발생시키는 단계를 더 포함하는, 집적 회로 제조 방법.
제 7 항에 있어서, 상기 선택적으로 에칭하는 단계는 반전 톤 포토레지스트층을 이용하여 선택적으로 에칭하는 단계를 포함하는, 집적 회로 제조 방법.
집적 회로를 제조하기 위한 방법에 있어서:

반도체 기판 내의 능동 영역에 횡방향으로 인접한 트렌치를 형성하는 단계;

상기 트렌치를 채우고 상기 능동 영역을 덮는 유전체층을 상기 반도체 기판 상에 형성하는 단계;

상기 트렌치를 채운 상기 유전체층 내에 정렬 마크로서 역할을 하는 리세스를 정의하기 위해, 상기 유전체층을 선택적으로 에칭하는 단계;

상기 선택적으로 에칭된 유전체층을 폴리싱하고, 상기 정렬 마크를 남겨두는 단계; 및

후속 처리 단계에서 상기 정렬 마크를 이용하는 단계를 포함하는, 집적 회로 제조 방법.
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