JPH10199783A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH10199783A JPH10199783A JP209297A JP209297A JPH10199783A JP H10199783 A JPH10199783 A JP H10199783A JP 209297 A JP209297 A JP 209297A JP 209297 A JP209297 A JP 209297A JP H10199783 A JPH10199783 A JP H10199783A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- alignment mark
- mask
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Element Separation (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】平坦化を行った埋め込み素子分離構造の半導体
装置において、マスク工程を増やすことなく、アライメ
ントマークの形成部に段差が形成でき、マスク・アライ
メントを容易に行うことができる半導体装置の製造方法
を提供する。 【解決手段】シリコン基板１１の表面に凹凸部が形成さ
れ、前記凹部に酸化膜１３が埋め込まれる。続いて、酸
化膜１３の表面凹凸が除去されて平坦化された後、この
酸化膜１３の表面に熱酸化膜１５及びシリコン窒化膜１
６が連続して形成される。続いて、第１のマスクパター
ンでイオン注入が行われ、マスク・アライメント・マー
ク部の前記シリコン窒化膜１６が除去される。さらに、
第２のマスクパターンでイオン注入が行われ、マスク・
アライメント・マーク部の前記酸化膜１３及び熱酸化膜
１５が除去される。
装置において、マスク工程を増やすことなく、アライメ
ントマークの形成部に段差が形成でき、マスク・アライ
メントを容易に行うことができる半導体装置の製造方法
を提供する。 【解決手段】シリコン基板１１の表面に凹凸部が形成さ
れ、前記凹部に酸化膜１３が埋め込まれる。続いて、酸
化膜１３の表面凹凸が除去されて平坦化された後、この
酸化膜１３の表面に熱酸化膜１５及びシリコン窒化膜１
６が連続して形成される。続いて、第１のマスクパター
ンでイオン注入が行われ、マスク・アライメント・マー
ク部の前記シリコン窒化膜１６が除去される。さらに、
第２のマスクパターンでイオン注入が行われ、マスク・
アライメント・マーク部の前記酸化膜１３及び熱酸化膜
１５が除去される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体基板上に
形成された溝内に絶縁膜が埋め込まれてなる埋め込み型
の素子分離領域を有する半導体装置の製造方法に関する
ものであり、特にそのフォトリソグラフィに用いるマス
ク・アライメント・マークの認識性を改善した半導体装
置の製造方法に関するものである。
形成された溝内に絶縁膜が埋め込まれてなる埋め込み型
の素子分離領域を有する半導体装置の製造方法に関する
ものであり、特にそのフォトリソグラフィに用いるマス
ク・アライメント・マークの認識性を改善した半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体集積回路において、素子間
を電気的に分離する方法として、半導体基板上の分離領
域に溝を形成し、その溝内に酸化膜などの絶縁物を埋め
込む、いわゆるトレンチ分離法（埋め込み素子分離構
造）が微細化に対して有効なことが知られている。
を電気的に分離する方法として、半導体基板上の分離領
域に溝を形成し、その溝内に酸化膜などの絶縁物を埋め
込む、いわゆるトレンチ分離法（埋め込み素子分離構
造）が微細化に対して有効なことが知られている。
【０００３】これは、前記トレンチ分離法では、従来の
選択酸化法で問題となった、分離領域の微細化に伴う分
離酸化膜の薄膜化（バーズビークの発生）を防止できる
ことによる。すなわち、埋め込み素子分離構造の場合、
分離領域に形成された溝の内部に絶縁膜を埋め込むもの
であるため、原理的に分離酸化膜の薄膜化といった問題
が生じないからである。
選択酸化法で問題となった、分離領域の微細化に伴う分
離酸化膜の薄膜化（バーズビークの発生）を防止できる
ことによる。すなわち、埋め込み素子分離構造の場合、
分離領域に形成された溝の内部に絶縁膜を埋め込むもの
であるため、原理的に分離酸化膜の薄膜化といった問題
が生じないからである。
【０００４】特に、トレンチ分離法における埋め込み材
の平坦化方法として、最近、化学的機械研磨（Ｃhemica
l Ｍechanical Ｐolishing ；ＣＭＰ）が用いら
れ、完全に平坦な素子分離が実用化されるようになり、
理想的な素子分離形状が得られるようになった。
の平坦化方法として、最近、化学的機械研磨（Ｃhemica
l Ｍechanical Ｐolishing ；ＣＭＰ）が用いら
れ、完全に平坦な素子分離が実用化されるようになり、
理想的な素子分離形状が得られるようになった。
【０００５】しかしながら、この理想的な平坦性のため
に、逆にフォトリソグラフィ工程でマスク・アライメン
トが困難になるという問題が発生している。つまり、通
常、フォトリソグラフィ工程のマスク・アライメントで
は、アライメントマークにレーザ光などを照射し、その
反射光の光量の違いによりアライメントマークの信号を
検出している。しかし、前述した平坦性のためにアライ
メントマークの形成部に段差が存在しないことにより、
反射型の膜、例えば、Ｗ；タングステン、ＷＳｉ；タン
グステン・シリサイド、Ａｌ；アルミニウムなどが表面
に堆積されている構造では、反射光が変化しないため、
アライメントマークの信号が検出できなくなっている。
に、逆にフォトリソグラフィ工程でマスク・アライメン
トが困難になるという問題が発生している。つまり、通
常、フォトリソグラフィ工程のマスク・アライメントで
は、アライメントマークにレーザ光などを照射し、その
反射光の光量の違いによりアライメントマークの信号を
検出している。しかし、前述した平坦性のためにアライ
メントマークの形成部に段差が存在しないことにより、
反射型の膜、例えば、Ｗ；タングステン、ＷＳｉ；タン
グステン・シリサイド、Ａｌ；アルミニウムなどが表面
に堆積されている構造では、反射光が変化しないため、
アライメントマークの信号が検出できなくなっている。
【０００６】そこで、この対策としてアライメントマー
クの形成部に段差を形成するためのマスク工程を追加し
て対処しているが、プロセス価格が高くなるという問題
が発生している。
クの形成部に段差を形成するためのマスク工程を追加し
て対処しているが、プロセス価格が高くなるという問題
が発生している。
【０００７】
【発明が解決しようとする課題】前述したように、従
来、化学的機械研磨（ＣＭＰ）で完全平坦化を行った埋
め込み素子分離構造では、アライメントマークの形成部
の段差が消滅することにより、マスク・アライメントが
困難になるという問題点がある。また、この対策とし
て、アライメントマークの形成部に段差を形成するため
のマスク工程を追加しているが、これによりプロセス価
格が高くなるという問題点がある。
来、化学的機械研磨（ＣＭＰ）で完全平坦化を行った埋
め込み素子分離構造では、アライメントマークの形成部
の段差が消滅することにより、マスク・アライメントが
困難になるという問題点がある。また、この対策とし
て、アライメントマークの形成部に段差を形成するため
のマスク工程を追加しているが、これによりプロセス価
格が高くなるという問題点がある。
【０００８】そこでこの発明は、上記問題点に鑑みてな
されたものであり、平坦化を行った埋め込み素子分離構
造の半導体装置において、マスク工程を増やすことな
く、アライメントマークの形成部に段差が形成でき、マ
スク・アライメントを容易に行うことができる半導体装
置の製造方法を提供することを目的とする。
されたものであり、平坦化を行った埋め込み素子分離構
造の半導体装置において、マスク工程を増やすことな
く、アライメントマークの形成部に段差が形成でき、マ
スク・アライメントを容易に行うことができる半導体装
置の製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】前記目的を達成するため
に、請求項１に記載の半導体装置の製造方法は、半導体
基板の表面に凹凸部を形成する工程と、前記凹部に第１
の絶縁膜を埋め込む工程と、前記第１の絶縁膜の表面の
凹凸部をなくし平坦化する工程と、平坦化された前記第
１の酸化膜の表面に第２の絶縁膜及び第３の絶縁膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記第３の絶縁膜を除去する工程と、第
２のマスクパターン形成後にイオン注入工程を含み、少
なくともマスク・アライメント・マーク部の前記第１の
絶縁膜及び第２の絶縁膜を除去する工程とを含むことを
特徴とする。
に、請求項１に記載の半導体装置の製造方法は、半導体
基板の表面に凹凸部を形成する工程と、前記凹部に第１
の絶縁膜を埋め込む工程と、前記第１の絶縁膜の表面の
凹凸部をなくし平坦化する工程と、平坦化された前記第
１の酸化膜の表面に第２の絶縁膜及び第３の絶縁膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記第３の絶縁膜を除去する工程と、第
２のマスクパターン形成後にイオン注入工程を含み、少
なくともマスク・アライメント・マーク部の前記第１の
絶縁膜及び第２の絶縁膜を除去する工程とを含むことを
特徴とする。
【００１０】また、さらに請求項２に記載の半導体装置
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
第３の絶縁膜がシリコン窒化膜であることを特徴とす
る。また、請求項３に記載の半導体装置の製造方法は、
半導体基板の表面に凹凸部を形成する工程と、前記凹部
に第１の絶縁膜を埋め込む工程と、前記第１の絶縁膜の
表面の凹凸部をなくし平坦化する工程と、平坦化された
前記第１の絶縁膜の表面に第２の絶縁膜及び導電膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記導電膜を除去する工程と、第２のマ
スクパターン形成後にイオン注入工程を含み、少なくと
もマスク・アライメント・マーク部の前記第１の絶縁膜
及び第２の絶縁膜を除去する工程とを含むことを特徴と
する。
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
第３の絶縁膜がシリコン窒化膜であることを特徴とす
る。また、請求項３に記載の半導体装置の製造方法は、
半導体基板の表面に凹凸部を形成する工程と、前記凹部
に第１の絶縁膜を埋め込む工程と、前記第１の絶縁膜の
表面の凹凸部をなくし平坦化する工程と、平坦化された
前記第１の絶縁膜の表面に第２の絶縁膜及び導電膜を連
続して形成する工程と、第１のマスクパターン形成後に
イオン注入工程を含み、少なくともマスク・アライメン
ト・マーク部の前記導電膜を除去する工程と、第２のマ
スクパターン形成後にイオン注入工程を含み、少なくと
もマスク・アライメント・マーク部の前記第１の絶縁膜
及び第２の絶縁膜を除去する工程とを含むことを特徴と
する。
【００１１】また、さらに請求項４に記載の半導体装置
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
導電膜がカーボン膜、もしくはシリコン薄膜であること
を特徴とする。
の製造方法は、前記第２の絶縁膜が酸化膜であり、前記
導電膜がカーボン膜、もしくはシリコン薄膜であること
を特徴とする。
【００１２】すなわち、この発明の半導体装置の製造方
法は、２回のイオン注入工程におけるマスクパターンを
用いてマスク・アライメント・マーク部の絶縁膜もしく
は導電膜を除去し、マスク・アライメント・マーク部に
段差を形成するものである。
法は、２回のイオン注入工程におけるマスクパターンを
用いてマスク・アライメント・マーク部の絶縁膜もしく
は導電膜を除去し、マスク・アライメント・マーク部に
段差を形成するものである。
【００１３】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。図１は、この発明に係る
実施の形態の半導体装置の各製造工程における断面図で
ある。まず、図１（ａ）に示すように、面方位（１０
０）の鏡面仕上げを施したシリコン基板１１に、深さ
０．７［μｍ］のシリコン溝１２をＲＩＥ（Ｒeactive
Ｉon Ｅtching；ＲＩＥ）法により形成する。次に、前
記シリコン基板１１の全面に、ＴＥＯＳ（Ｔetraethylo
rthosilicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）酸化膜１３を厚
さ約１．１［μｍ］堆積する。
実施の形態について説明する。図１は、この発明に係る
実施の形態の半導体装置の各製造工程における断面図で
ある。まず、図１（ａ）に示すように、面方位（１０
０）の鏡面仕上げを施したシリコン基板１１に、深さ
０．７［μｍ］のシリコン溝１２をＲＩＥ（Ｒeactive
Ｉon Ｅtching；ＲＩＥ）法により形成する。次に、前
記シリコン基板１１の全面に、ＴＥＯＳ（Ｔetraethylo
rthosilicate；Ｓｉ（ＯＣ2 Ｈ5 ）4 ）酸化膜１３を厚
さ約１．１［μｍ］堆積する。
【００１４】その後、酸化セリウムを主成分とする研磨
材を用いて、化学的機械研磨（ＣＭＰ）により前記酸化
膜１３の表面の凹凸をなくし平坦化する。その後、シリ
コン基板１１の凸部１４の表面に、熱酸化膜１５を厚さ
１０［ｎｍ］で形成する。なお、前記平坦化の方法とし
ては、例えばレジストとＲＩＥを組み合せたエッチバッ
ク法を用いてもよい。また、埋め込み酸化膜１３の材料
としてＴＥＯＳ酸化膜を用いたが、ＴＥＯＳ酸化膜の代
わりにＥＣＲプラズマＣＶＤ装置で形成する酸化膜を用
いてもよい。
材を用いて、化学的機械研磨（ＣＭＰ）により前記酸化
膜１３の表面の凹凸をなくし平坦化する。その後、シリ
コン基板１１の凸部１４の表面に、熱酸化膜１５を厚さ
１０［ｎｍ］で形成する。なお、前記平坦化の方法とし
ては、例えばレジストとＲＩＥを組み合せたエッチバッ
ク法を用いてもよい。また、埋め込み酸化膜１３の材料
としてＴＥＯＳ酸化膜を用いたが、ＴＥＯＳ酸化膜の代
わりにＥＣＲプラズマＣＶＤ装置で形成する酸化膜を用
いてもよい。
【００１５】次に、図１（ｂ）に示すように、基板全面
にＬＰＣＶＤ法により、シリコン窒化膜１６を厚さ１０
［ｎｍ］で堆積する。続いて、図１（ｃ）に示すよう
に、前記シリコン窒化膜１６上にフォトレジスト１７の
パターンを形成し、これをマスクとして、ボロン（Ｂ
+ ）イオン１８を加速電圧３５０［ＫｅＶ］、３×１０
13［ｃｍ-2］の条件で打ち込み、Ｐウェル領域１９，２
０を形成する。ここで、Ｐウェル領域１９はその後、Ｎ
チャネル型のＭＯＳトランジスタを形成する領域とな
る。一方、Ｐウェル領域２０は、その後のフォトリソグ
ラフィ工程で必要となるマスク・アライメント・マーク
が形成される領域２０となる（以下、領域２０をアライ
メント・マーク領域と記す）。
にＬＰＣＶＤ法により、シリコン窒化膜１６を厚さ１０
［ｎｍ］で堆積する。続いて、図１（ｃ）に示すよう
に、前記シリコン窒化膜１６上にフォトレジスト１７の
パターンを形成し、これをマスクとして、ボロン（Ｂ
+ ）イオン１８を加速電圧３５０［ＫｅＶ］、３×１０
13［ｃｍ-2］の条件で打ち込み、Ｐウェル領域１９，２
０を形成する。ここで、Ｐウェル領域１９はその後、Ｎ
チャネル型のＭＯＳトランジスタを形成する領域とな
る。一方、Ｐウェル領域２０は、その後のフォトリソグ
ラフィ工程で必要となるマスク・アライメント・マーク
が形成される領域２０となる（以下、領域２０をアライ
メント・マーク領域と記す）。
【００１６】次に、図１（ｄ）に示すように、フォトレ
ジスト１７をマスクとして、シリコン窒化膜１６をケミ
カル・ドライ・エッチング法、あるいはＲＩＥ法により
除去する。その後、図２（ａ）に示すように、前記フォ
トレジスト１７を除去した後、フォトレジスト２１のパ
ターンを形成する。続いて、このフォトレジスト２１の
パターンをマスクとして、燐（Ｐ+ ）イオン２２を加速
電圧７００［ＫｅＶ］、３×１０13［ｃｍ-2］の条件で
打ち込み、Ｎウェル領域２３を形成する。ここで、Ｎウ
ェル領域２３は、その後、Ｐチャネル型のＭＯＳトラン
ジスタを形成する領域となる。また、このときアライメ
ント・マーク領域２０にも、燐（Ｐ+ ）イオン２２が打
ち込まれ、これにより、このアライメント・マーク領域
２０は燐（Ｐ+ ）と、すでに打ち込まれたボロン（Ｂ
+ ）とが混在した領域となる。しかしながら、アライメ
ント・マーク領域２０はデバイスとして使用しない領域
であり、電気的な問題は発生しない。
ジスト１７をマスクとして、シリコン窒化膜１６をケミ
カル・ドライ・エッチング法、あるいはＲＩＥ法により
除去する。その後、図２（ａ）に示すように、前記フォ
トレジスト１７を除去した後、フォトレジスト２１のパ
ターンを形成する。続いて、このフォトレジスト２１の
パターンをマスクとして、燐（Ｐ+ ）イオン２２を加速
電圧７００［ＫｅＶ］、３×１０13［ｃｍ-2］の条件で
打ち込み、Ｎウェル領域２３を形成する。ここで、Ｎウ
ェル領域２３は、その後、Ｐチャネル型のＭＯＳトラン
ジスタを形成する領域となる。また、このときアライメ
ント・マーク領域２０にも、燐（Ｐ+ ）イオン２２が打
ち込まれ、これにより、このアライメント・マーク領域
２０は燐（Ｐ+ ）と、すでに打ち込まれたボロン（Ｂ
+ ）とが混在した領域となる。しかしながら、アライメ
ント・マーク領域２０はデバイスとして使用しない領域
であり、電気的な問題は発生しない。
【００１７】しかる後に、図２（ｂ）に示すように、フ
ォトレジスト２１及びシリコン窒化膜１６をマスクとし
て、ＮＨ4 Ｆ水溶液により、露出している埋め込み酸化
膜１３、すなわちアライメント・マーク領域２０の酸化
膜をエッチングし、２００［ｎｍ］のシリコン段差２４
を形成する。続いて、図２（ｃ）に示すように、フォト
レジスト２１を除去した後、さらに１５０℃に加熱した
燐酸により、シリコン窒化膜１６を除去する。
ォトレジスト２１及びシリコン窒化膜１６をマスクとし
て、ＮＨ4 Ｆ水溶液により、露出している埋め込み酸化
膜１３、すなわちアライメント・マーク領域２０の酸化
膜をエッチングし、２００［ｎｍ］のシリコン段差２４
を形成する。続いて、図２（ｃ）に示すように、フォト
レジスト２１を除去した後、さらに１５０℃に加熱した
燐酸により、シリコン窒化膜１６を除去する。
【００１８】以上の工程が終了した後、通常のＭＯＳＦ
ＥＴ作製工程に従い、ゲート酸化膜を７［ｎｍ］形成
し、後にゲート電極となる多結晶シリコン膜を２００
［ｎｍ］及びタングステン・シリサイド（ＷＳｉ）膜を
２００［ｎｍ］、連続して堆積する。続いて、フォトレ
ジストを塗布し、アライメント・マーク領域２０を用い
てマスク・アライメントを行う。このとき、アライメン
ト・マーク部には、十分な段差が形成されているため、
容易にアライメント・マークを検出することが可能であ
る。
ＥＴ作製工程に従い、ゲート酸化膜を７［ｎｍ］形成
し、後にゲート電極となる多結晶シリコン膜を２００
［ｎｍ］及びタングステン・シリサイド（ＷＳｉ）膜を
２００［ｎｍ］、連続して堆積する。続いて、フォトレ
ジストを塗布し、アライメント・マーク領域２０を用い
てマスク・アライメントを行う。このとき、アライメン
ト・マーク部には、十分な段差が形成されているため、
容易にアライメント・マークを検出することが可能であ
る。
【００１９】以上説明したように本実施の形態の半導体
装置の製造方法によれば、マスク工程を増やすことな
く、アライメント・マーク部に段差を形成することがで
き、アライメント・マークを容易に検出することができ
る。。
装置の製造方法によれば、マスク工程を増やすことな
く、アライメント・マーク部に段差を形成することがで
き、アライメント・マークを容易に検出することができ
る。。
【００２０】なお、本実施の形態の半導体装置の製造方
法は、前述した一実施の形態に限定されるものではな
く、例えば、図１（ｂ）におけるシリコン窒化膜１６は
カーボン膜あるいはシリコン薄膜であってもよく、この
場合は図１（ｄ）の工程において、選択的に前記カーボ
ン膜あるいはシリコン薄膜を除去する方法により、実施
できる。さらに、本発明の趣旨を逸脱しない範囲で、寸
法、膜厚など種々の変更が可能である。
法は、前述した一実施の形態に限定されるものではな
く、例えば、図１（ｂ）におけるシリコン窒化膜１６は
カーボン膜あるいはシリコン薄膜であってもよく、この
場合は図１（ｄ）の工程において、選択的に前記カーボ
ン膜あるいはシリコン薄膜を除去する方法により、実施
できる。さらに、本発明の趣旨を逸脱しない範囲で、寸
法、膜厚など種々の変更が可能である。
【００２１】
【発明の効果】以上述べたように本発明によれば、平坦
化を行った埋め込み素子分離構造の半導体装置におい
て、マスク工程を増やすことなく、アライメントマーク
の形成部に段差が形成でき、マスク・アライメントを容
易に行うことができる半導体装置の製造方法を提供する
ことが可能である。
化を行った埋め込み素子分離構造の半導体装置におい
て、マスク工程を増やすことなく、アライメントマーク
の形成部に段差が形成でき、マスク・アライメントを容
易に行うことができる半導体装置の製造方法を提供する
ことが可能である。
【図１】この発明に係る実施の形態の半導体装置の製造
方法を説明するための各製造工程における断面図であ
る。
方法を説明するための各製造工程における断面図であ
る。
【図２】この発明に係る実施の形態の半導体装置の製造
方法を説明するための各製造工程における断面図であ
る。
方法を説明するための各製造工程における断面図であ
る。
１１ シリコン基板 １２ シリコン溝 １３ ＴＥＯＳ（Ｔetraethylorthosilicate；Ｓｉ（Ｏ
Ｃ2 Ｈ5 ）4 ）酸化膜 １４ シリコン基板１１の凸部 １５ 熱酸化膜 １６ シリコン窒化膜 １７ フォトレジスト １８ ボロン（Ｂ+ ）イオン １９ Ｐウェル領域 ２０ Ｐウェル領域（マスク・アライメント・マーク領
域） ２１ フォトレジスト ２２ 燐（Ｐ+ ）イオン ２３ Ｎウェル領域 ２４ シリコン段差
Ｃ2 Ｈ5 ）4 ）酸化膜 １４ シリコン基板１１の凸部 １５ 熱酸化膜 １６ シリコン窒化膜 １７ フォトレジスト １８ ボロン（Ｂ+ ）イオン １９ Ｐウェル領域 ２０ Ｐウェル領域（マスク・アライメント・マーク領
域） ２１ フォトレジスト ２２ 燐（Ｐ+ ）イオン ２３ Ｎウェル領域 ２４ シリコン段差
Claims (4)
- 【請求項１】 半導体基板の表面に凹凸部を形成する工
程と、 前記凹部に第１の絶縁膜を埋め込む工程と、 前記第１の絶縁膜の表面の凹凸部をなくし平坦化する工
程と、 平坦化された前記第１の酸化膜の表面に第２の絶縁膜及
び第３の絶縁膜を連続して形成する工程と、 第１のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第３
の絶縁膜を除去する工程と、 第２のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第１
の絶縁膜及び第２の絶縁膜を除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第２の絶縁膜は酸化膜であり、前記
第３の絶縁膜はシリコン窒化膜であることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 半導体基板の表面に凹凸部を形成する工
程と、 前記凹部に第１の絶縁膜を埋め込む工程と、 前記第１の絶縁膜の表面の凹凸部をなくし平坦化する工
程と、 平坦化された前記第１の絶縁膜の表面に第２の絶縁膜及
び導電膜を連続して形成する工程と、 第１のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記導電
膜を除去する工程と、 第２のマスクパターン形成後にイオン注入工程を含み、
少なくともマスク・アライメント・マーク部の前記第１
の絶縁膜及び第２の絶縁膜を除去する工程と、を含むこ
とを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第２の絶縁膜は酸化膜であり、前記
導電膜はカーボン膜、もしくはシリコン薄膜であること
を特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209297A JPH10199783A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP209297A JPH10199783A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10199783A true JPH10199783A (ja) | 1998-07-31 |
Family
ID=11519719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP209297A Pending JPH10199783A (ja) | 1997-01-09 | 1997-01-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10199783A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020916A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| JP2001068543A (ja) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100460146B1 (ko) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | 반도체 장치 제조방법 |
-
1997
- 1997-01-09 JP JP209297A patent/JPH10199783A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1020916A2 (en) * | 1999-01-12 | 2000-07-19 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| EP1020916A3 (en) * | 1999-01-12 | 2002-07-24 | Lucent Technologies Inc. | Method for making an integrated circuit including alignment marks |
| JP2001068543A (ja) * | 1999-08-30 | 2001-03-16 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100460146B1 (ko) * | 2002-02-19 | 2004-12-04 | 삼성전자주식회사 | 반도체 장치 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100213196B1 (ko) | 트렌치 소자분리 | |
| KR0155835B1 (ko) | 반도체 장치의 얼라인 키 패턴 형성방법 | |
| US5801082A (en) | Method for making improved shallow trench isolation with dielectric studs for semiconductor integrated circuits | |
| KR0165457B1 (ko) | 트렌치 소자분리 방법 | |
| JPH10189708A (ja) | トレンチ素子分離方法 | |
| KR100214917B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US6346457B1 (en) | Process for manufacturing semiconductor device | |
| US8647949B2 (en) | Structure and method of fabricating a transistor having a trench gate | |
| US6420730B1 (en) | Elevated transistor fabrication technique | |
| US6372606B1 (en) | Method of forming isolation trenches in a semiconductor device | |
| EP0954022B1 (en) | Method for providing shallow trench isolation of transistors | |
| JP2004518284A (ja) | 半導体タイリング構造体及びその製造方法 | |
| KR20010024284A (ko) | 실리콘 기판내에 트렌치 구조물을 형성하기 위한 방법 | |
| KR19990072666A (ko) | 쉘로우아이솔레이션트랜치를갖는반도체장치 | |
| JP3645142B2 (ja) | 半導体ウエハの処理方法ならびに半導体装置の製造方法 | |
| KR20030069776A (ko) | 반도체장치의 제조방법 | |
| US5670395A (en) | Process for self-aligned twin wells without N-well and P-well height difference | |
| JP3127893B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JPH10199783A (ja) | 半導体装置の製造方法 | |
| JPH11121609A (ja) | 半導体装置の製造方法 | |
| US20030100166A1 (en) | Method for avoiding the effects of lack of uniformity in trench isolated integrated circuits | |
| US6319795B1 (en) | Method for fabricating VLSI devices having trench isolation regions | |
| KR0165343B1 (ko) | 반도체장치의 소자분리방법 | |
| JP2000232154A (ja) | 半導体装置およびその製造方法 | |
| JP4180809B2 (ja) | 半導体装置の製造方法 |