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KR100687434B1 - 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자 - Google Patents

듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자 Download PDF

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KR100687434B1
KR100687434B1 KR1020050129663A KR20050129663A KR100687434B1 KR 100687434 B1 KR100687434 B1 KR 100687434B1 KR 1020050129663 A KR1020050129663 A KR 1020050129663A KR 20050129663 A KR20050129663 A KR 20050129663A KR 100687434 B1 KR100687434 B1 KR 100687434B1
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KR
South Korea
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trench
via hole
silane
film
forming
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English (en)
Inventor
금동렬
Original Assignee
동부일렉트로닉스 주식회사
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Publication date
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Abstract

본 발명에 따른 듀얼 다마신 공정을 이용한 금속 배선 형성 방법은 반도체 기판 상에 식각 정지막, 제1 실란막, 절연막, 제2 실란막을 차례로 형성하는 단계, 상기 제1 실란막, 절연막, 제2 실란막을 선택적 식각하여 다수의 비아홀을 형성하는 단계, 상기 비아홀을 채우는 필러를 형성하는 단계, 상기 제2 실란막 상에 상기 비아홀에 연결되는 제1 트랜치를 형성하기 위한 제1 식각 마스크를 형성하고 이를 이용하여 제2 실란막, 절연막 및 상기 필러를 식각하여 상기 비아홀 중의 어느 하나에 연결되며 일정 깊이를 갖는 제1 트랜치를 형성하는 단계, 상기 반도체 기판 전면에 제2 트랜치를 형성하기 위한 제2 식각 마스크를 형성하고 이를 이용하여 제2 실란막, 절연막 및 상기 필러를 식각하여 상기 제1 트랜치에 연결된 비아홀과 다른 비아홀에 연결되며 상기 제1 트랜치 깊이와 다른 깊이를 갖는 제2 트렌치를 형성하는 단계, 상기 필러를 제거하는 단계, 상기 비아홀 내부의 상기 필러를 제거함에 따라 드러나는 상기 식각 정지막을 제거하는 단계 및 상기 비아홀 및 상기 트랜치를 채우는 금속 배선을 형성하는 단계를 포함한다.
듀얼 다마신, 비아홀, 트랜치, 금속 배선

Description

듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이 금속 배선을 갖는 반도체 소자 { Method of fabricating metal lines by dual damascene process and semiconductor device has the metal lines }
도 1 및 도 2는 종래 기술에 따른 듀얼 다마신 공정을 통하여 형성된 금속 배선의 모습을 나타낸 평면도와 단면도이다.
도 3 내지 도 8은 본 발명의 실시예에 따른 듀얼 다마신 공정을 이용한 배선 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는, 듀얼 다마신(dual damascene) 공정을 이용한 금속 배선 형성 방법 및 이 금속 배선을 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 배선의 미세화가 진행되고 있다. 반도체 소자에서의 미세 배선은 배선 저항 상승을 가져오고 나아가 신호 전달 지연을 가져온다. 이러한 신호 전달 지연을 해결하기 위해 기존의 단층 배선 구조를 대신하여 다층배선 구조가 도입되기 시작하였다.
그러나, 다층 배선 구조에서 배선간의 거리 축소가 가속화됨에 따라 동일층 배선간의 기생 용량(Parasitic Capacitance)이 증가하고 반도체 소자의 신호 전달 지연이 더욱 심화되고 있다. 특히, 미세 선폭의 배선의 경우, 배선의 기생 용량으로 인한 신호 전달 지연이 반도체 소자의 동작 특성에 크게 영향을 미친다. 이러한 배선간의 기생 용량을 저감시키기 위해서는 배선의 두께를 줄이고 층간절연막의 두께를 늘리는 것이 바람직하다. 따라서, 배선을 비저항이 낮은 물질로 형성시키고 층간절연막을 유전율이 낮은 물질로 형성시키는 방안의 하나로 배선 물질로서 구리(Cu)가 현재 사용되고, 층간절연막 물질로서 다양한 물질들이 제안되고 있다. 하지만, 구리의 경우 식각 부산물의 증기압이 낮기 때문에 건식 식각의 어려움이 많다.
이러한 문제점을 해결하기 위해 최근에는, 층간절연막에 비아홀(via hole) 또는 비아홀 및 트랜치를 형성시키고 상기 비아홀 또는 비아홀 및 트랜치에 구리를 매립시키고 평탄화시킴으로써 구리 배선을 형성시키는 다마신(Damascene) 또는 듀얼(Dual) 다마신 공정이 사용되고 있다.
즉 듀얼 다마신 공정은 반도체 기판 위에 식각 정지막을 형성하고 그 위에 제1 실란막, 절연막 및 제2 실란막을 형성한 다음, 이를 선택적으로 식각하여 비아홀(via hole)을 형성하고, 비아홀 내에 감광막을 채운 다음, 제2 실란막 위에 트랜치 패턴을 형성하고 이를 마스크로 하여 제2 실란막 및 절연막을 반응성 이온 식각(RIE)하여 트랜치(trench)를 형성하고, 비아홀 및 트랜치 내벽에 베리어 메탈을 형성하고, 베리어 메탈 위에 비아홀 및 트랜치를 채우는 금속 박막을 형성하고, 금속 박막을 패터닝 함으로써 소자 전극 및 패드를 접속하기 위한 금속 배선을 형성한다.
이와 같은 금속 배선에서 금속 배선의 용도에 따라 금속 배선의 저항을 다르게 하여야 하는 경우에, 형성되는 금속 배선의 폭을 서로 다르도록 하여 배선의 저항을 다르게 한다. 예를 들어 낮은 저항의 금속 배선을 동일한 층상에 형성하는 경우에 금속 배선의 폭을 넓게 한다.
도 1 및 도2는 종래 기술에 따른 듀얼 다마신 공정을 통하여 형성된 금속 배선의 모습을 나타낸 평면도와 단면도이다.
도 1 및 도2에 도시된 바와 같이, 형성되는 금속 배선간에 저항을 다르게 하기 위하여 금속 배선(10, 20)의 폭이 서로 상이하다. 도면부호 10은 폭이 W이며 저항이 높은 금속 배선을 나타내고, 도면부호 20은 폭이 W보다 넓은 W'이며 저항이 낮은 금속 배선을 나타낸다. 여기서 S는 금속 배선간의 거리를 나타낸다.
금속 배선을 형성하기 위하여 최소 디자인 룰을 사용하는 것이 일반적이나, 이와 같이 폭이 넓은 금속 배선을 사용하여 낮은 저항을 갖는 금속 배선을 형성하게 된다. 이로 인하여 넓어진 금속 배선의 폭만큼 반도체 소자의 칩 사이즈는 증가하게 된다. 이는 도2에서 보듯이 듀얼 다마신을 통한 트랜치의 깊이가 금속 배선 모두에 동일하기 때문에 낮은 저항을 요구하는 금속 배선의 경우 폭을 증가시키는 방법을 사용하게 되는 것이다.
그런데 반도체 소자의 고집적화 및 배선의 미세화를 위하여 반도체 소자의 칩 사이즈를 감소시켜야 하므로, 종래 기술에 의한 금속 배선 형성 방법에 따라 낮은 저항의 금속 배선을 형성하기 위하여 금속 배선의 폭을 넓게 형성하면 반도체 소자의 고집적화에 한계가 있게 된다.
본 발명이 이루고자 하는 기술적 과제는, 상기한 문제점을 해결하기 위한 것으로, 금속 배선의 폭을 넓게 하지 않고도 낮은 저항의 금속 배선을 형성할 수 있는 듀얼 다마신 공정을 이용한 금속 배선 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화된 반도체 소자를 제조하기 위한 듀얼 다마신 공정을 이용한 금속 배선 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는, 상기한 문제점을 해결하기 위한 것으로, 금속 배선의 폭을 넓게 하지 않고도 낮은 저항의 금속 배선을 갖는 반도체 소자를 제공하는 데 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 실시예는 반도체 기판 상에 식각 정지막, 제1 실란막, 절연막, 제2 실란막을 차례로 형성하는 단계, 상기 제1 실란막, 절연막, 제2 실란막을 선택적 식각하여 다수의 비아홀을 형성하는 단계, 상기 비아홀을 채우는 필러를 형성하는 단계, 상기 제2 실란막 상에 상기 비아홀에 연결되는 제1 트랜치를 형성하기 위한 제1 식각 마스크를 형성하고 이를 이용하여 제2 실란막, 절연막 및 상기 필러를 식각하여 상기 비아홀 중의 어느 하나에 연결되며 일정 깊이를 갖는 제1 트랜치를 형성하는 단계, 상기 반도체 기판 전면에 제2 트랜치를 형성하기 위한 제2 식각 마스크를 형성하고 이를 이용하여 제2 실란 막, 절연막 및 상기 필러를 식각하여 상기 제1 트랜치에 연결된 비아홀과 다른 비아홀에 연결되며 상기 제1 트랜치 깊이와 다른 깊이를 갖는 제2 트렌치를 형성하는 단계, 상기 필러를 제거하는 단계, 상기 비아홀 내부의 상기 필러를 제거함에 따라 드러나는 상기 식각 정지막을 제거하는 단계 및 상기 비아홀 및 상기 트랜치를 채우는 금속 배선을 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 금속 배선 형성 방법을 제시한다.
상기 비아홀을 채우는 필러는 노볼락 계열의 포토레지스트를 도포하여 형성되는 것이 바람직하다.
상기 식각 정지막은 실리콘 질화막(SiN)으로 형성된다.
상기 제1 및 제2 실란막은 SiH4로 이루어지는 것이 바람직하다.
상기 제1 트랜치와 상기 제2 트랜치는 같은 폭을 갖으며 서로 다른 비아홀에 연결되어 다른 깊이를 갖는다.
상기의 기술적 과제를 해결하기 위한 본 발명의 다른 실시예는 하부 배선이 형성된 반도체 기판의 상부에 형성되며 다수의 비아홀 및 상기 비아홀 보다 큰 폭을 갖는 다수의 트랜치를 구비하는 층간 절연막과, 상기 비아홀 및 트랜치 내부를 금속 박막으로 매립하여 형성되는 금속 배선을 구비하는 반도체 소자에 있어서, 상기 트랜치의 깊이가 형성되는 금속 배선의 원하는 저항에 따라 다르게 형성되어 있는 금속 배선을 포함하는 반도체 소자를 제시한다.
상기 금속 배선은 구리로 이루어지는 것이 바람직하다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속 하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 3 내지 도 8은 본 발명의 실시예에 따른 듀얼 다마신 공정을 이용한 배선 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(100)에 식각 정지막(120), 제1 실란막(140), 절연막(150), 제2 실란막(160)을 차례로 형성한다. 여기서 식각 정지막(120)은 실리콘 질화막(SiN)으로 형성하고, 절연막(150)은 저유전율을 가지는 FSG(Fluorine Silicate Glass), PSG(phosphorous silicate glass), BPSG(boron phosphorous silicate glass) 및 USG(un-doped silicate glass)등과 같은 절연물질로 이루어질 수 있다. 또한 제1 및 제2 실란막은 SiH4 등의 물질로 이루어질 수 있다. 이와 같은 제1 실란막(140), 절연막(150), 제2 실란막(160)을 층간 절연막(170)이라 한다.
이러한 식각 정지막(120)의 하부에는 하부 배선 구조, 예컨대, 반도체 기판(100) 상에 형성된 하부 콘택 또는/ 및 배선(80) 등이 형성될 수 있다. 이러한 하 부 배선(80)은 다마신 공정에 의해서 콘택 구조를 포함하는 배선으로 이해될 수 있다.
도 4를 참조하면, 제2 실란막(160), 절연막(150), 제1 실란막(140)을 선택적으로 차례로 식각하여 제2 실란막(160), 절연막(150), 제1 실란막(140)을 관통하여 하부 배선(80) 등을 여는 비아홀(180)을 형성한다. 여기서 제1 실란막(140) 하부에 있는 식각 정지막(120)은 비아홀(180) 식각의 정지점이다.
이후에, 후속되는 듀얼 다마신 공정의 트렌치 형성 과정 중에 비아홀(180)에의 침식을 방지하기 위해서 비아홀(180)을 채우는 필러(200)를, 바람직하게 노볼락 포토레지스트를 도포하여 형성한다. 이에 따라, 노볼락 포토레지스트의 필러(200)가 비아홀(180)을 채우게 형성된다.
도 5를 참조하면, 제2 실란막(160) 상에 반사방지막(미도시)을 형성하고, 식각 마스크(220)를 바람직하게 포토레지스트 패턴으로 형성한다. 그리고 식각 마스크(220)를 이용하여 비아홀(180)에 연결되며 깊이가 d인 제1 트렌치(240)를 형성하고, 식각 마스크(220)를 제거한다. 여기서 낮은 저항의 금속 배선을 위한 트랜치는 형성하지 않는다.
이후 도 6을 참조하면, 낮은 저항의 금속 배선을 형성하기 위하여 다시 전면에 제2 식각 마스크(260)를 바람직하게는 포토레지스트 패턴으로 형성한다.
도 7을 참조하면, 제2 식각 마스크(260)를 이용하여 비아홀(180)에 연결되며 깊이가 d'(d'>d)인 제2 트렌치(280)를 형성하고, 식각 마스크를 제거한다. 이후 비아홀 내부의 노볼락 포토레지스트의 필러(200)를 제거하고 제1 및 제2 트랜치(240, 280) 및 비아홀(180)을 구리(Cu)와 같은 도전막으로 매립한다.
이후, 도 8에 도시된 바와 같이 화학기계적연마(CMP)하여 콘택을 포함하는 금속 배선(300)을 형성한다. 그러면 제2 트랜치(280)를 채우는 금속 배선의 저항은 제1 트랜치(240)를 채우는 금속 배선의 저항보다 낮다.
이때, 제2 트렌치(280)의 깊이는 금속 배선의 저항에 따라 다양하게 변화될 수 있으며, 상기 하나 이상의 트랜치의 깊이를 서로 다르게 하여 다양한 금속 배선 저항을 구현할 수 있다. 또한 금속 배선의 폭을 같게 함으로써 금속막에 대한 화학기계적연마(CMP)의 특성을 개선할 수 있다.
이와 같이, 트랜치의 깊이를 다르게 하여 금속 배선을 형성함으로써 금속 배선의 폭을 넓게 형성하지 않고도 낮은 저항의 금속 배선을 형성할 수 있어 반도체 소자를 고집적화 시킬 수 있게 된다.
상술한 본 발명에 따르면, 듀얼 다마신 공정에서 트렌치의 깊이를 다르게 하여 금속 배선을 형성함으로써 낮은 저항의 금속 배선을 칩 사이즈의 증가 없이 구현할 수 있어 반도체 소자의 고집적화를 구현할 수 있게 된다. 또한 금속 배선의 폭을 같게 함으로써 금속막에 대한 화학기계적연마(CMP)의 특성을 개선할 수 있다.
이상, 본 발명을 구체적인 실시예들을 통하여 설명하였지만, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 본 발명은 여러 형태로 변형될 수 있다.

Claims (7)

  1. 반도체 기판 상에 식각 정지막, 제1 실란막, 절연막, 제2 실란막을 차례로 형성하는 단계,
    상기 제1 실란막, 절연막, 제2 실란막을 선택적 식각하여 다수의 비아홀을 형성하는 단계,
    상기 비아홀을 채우는 필러를 형성하는 단계,
    상기 제2 실란막 상에 상기 비아홀에 연결되는 제1 트랜치를 형성하기 위한 제1 식각 마스크를 형성하고 이를 이용하여 제2 실란막, 절연막 및 상기 필러를 식각하여 상기 비아홀 중의 어느 하나에 연결되며 일정 깊이를 갖는 제1 트랜치를 형성하는 단계,
    상기 반도체 기판 전면에 제2 트랜치를 형성하기 위한 제2 식각 마스크를 형성하고 이를 이용하여 제2 실란막, 절연막 및 상기 필러를 식각하여 상기 제1 트랜치에 연결된 비아홀과 다른 비아홀에 연결되며 상기 제1 트랜치 깊이와 다른 깊이를 갖는 제2 트렌치를 형성하는 단계,
    상기 필러를 제거하는 단계,
    상기 비아홀 내부의 상기 필러를 제거함에 따라 드러나는 상기 식각 정지막을 제거하는 단계 및
    상기 비아홀 및 상기 트랜치를 채우는 금속 배선을 형성하는 단계를 포함하는 듀얼 다마신 공정을 이용한 금속 배선 형성 방법.
  2. 제1항에서,
    상기 비아홀을 채우는 필러는 노볼락 계열의 포토레지스트를 도포하여 형성되는 듀얼 다마신 공정을 이용한 금속 배선 형성 방법.
  3. 제1항에서,
    상기 식각 정지막은 실리콘 질화막(SiN)으로 형성된 듀얼 다마신 공정을 이용한 금속 배선 형성 방법.
  4. 제1항에서,
    상기 제1 및 제2 실란막은 SiH4로 이루어진 듀얼 다마신 공정을 이용한 금속 배선 형성 방법.
  5. 제1항에서,
    상기 제1 트랜치와 상기 제2 트랜치는 같은 폭을 갖으며 서로 다른 비아홀에 연결되어 다른 깊이를 갖는 듀얼 다마신 공정을 이용한 금속 배선 형성 방법.
  6. 삭제
  7. 삭제
KR1020050129663A 2005-12-26 2005-12-26 듀얼 다마신 공정을 이용한 금속 배선 형성 방법 및 이금속 배선을 갖는 반도체 소자 KR100687434B1 (ko)

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