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KR100674910B1 - 글리치를 유발하지 않는 클럭 스위칭 회로 - Google Patents

글리치를 유발하지 않는 클럭 스위칭 회로 Download PDF

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KR100674910B1
KR100674910B1 KR1020040052316A KR20040052316A KR100674910B1 KR 100674910 B1 KR100674910 B1 KR 100674910B1 KR 1020040052316 A KR1020040052316 A KR 1020040052316A KR 20040052316 A KR20040052316 A KR 20040052316A KR 100674910 B1 KR100674910 B1 KR 100674910B1
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delay signal
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selection delay
output
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이용미
송해진
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삼성전자주식회사
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Abstract

본 발명은 글리치를 유발하지 않는 클럭 스위칭 회로에 대하여 개시된다. 클럭 스위칭 회로는 빠른 클럭에서 느린 클럭으로의 클럭 스위칭을 지시하는 선택 신호를 클럭 스위칭 신호로 바로 사용하지 않고, 빠른 클럭에서 느린 클럭으로의 전환이 2번에 걸친 동기화 작업을 통해 얻어지는 선택 지연 신호를 기반으로 출력 클럭을 발생한다. 그리고 느린 클럭에서 빠른 클럭으로의 클럭 스위칭시, 느린 클럭에서 빠른 클럭으로의 전환이 3번에 걸친 동기화 작업을 통해 얻어지는 선택 지연 신호를 기반으로 출력 클럭을 출력하기 때문에, 출력 클럭에 글리치가 발생되지 않는다.
클럭 스위칭 회로, 글리치, 클럭 주파수, 동기화, 마스크 클럭

Description

글리치를 유발하지 않는 클럭 스위칭 회로{Glitch-free clock switching circuit}
도 1은 종래의 멀티플렉서를 이용한 클럭 선택 회로를 설명하는 도면이다.
도 2는 도 1의 클럭 선택 회로에서 선택 신호(SELECT)와 빠른 클럭 신호(CLOCK_FAST), 그리고 느린 클럭 신호(CLOCK_SLOW) 사이의 타이밍 관계로 인한 출력 클럭 신호(CLOCK_OUT)의 글리치 발생 현상을 설명한다.
도 3은 종래의 글리치-프리 클럭 멀티플렉서 회로를 설명하는 도면이다.
도 4는 종래의 글리치-프리 클럭 선택 스위치를 설명하는 도면이다.
도 5는 본 발명의 제1 실시예에 따른 클럭 스위칭 회로를 설명하는 도면이다.
도 6은 도 5의 클럭 스위칭 회로의 동작 타이밍 다이어그램이다.
도 7은 본 발명의 제2 실시예에 따른 클럭 스위칭 회로를 설명하는 도면이다.
도 8은 도 7의 클럭 스위칭 회로의 동작 타이밍 다이어그램이다.
도 9는 본 발명의 제3 실시예에 따른 클럭 스위칭 회로를 설명하는 도면이다.
도 10은 도 9의 클럭 스위칭 회로의 빠른 클럭(CLOCK_FAST)과 느린 클럭 (CLOCK_SLOW)의 주파수 차이가 작은 경우의 동작 타이밍 다이어그램이다.
도 11은 도 9의 클럭 스위칭 회로의 빠른 클럭(CLOCK_FAST)과 느린 클럭(CLOCK_SLOW)의 주파수 차이가 큰 경우의 동작 타이밍 다이어그램이다.
본 발명은 반도체 집적 회로에 관한 관한 것으로, 특히 글리치를 유발하지 않는 클럭 선택(glitch-free clock selection) 회로에 관한 것이다.
디지털 전자 시스템들은 로직 게이트들, 플립플롭들, 래치 등과 같은 다양한 회로들을 동기화시키고 제어하기 위하여 종종 클럭 신호를 채용한다. 마이크로-프로세서에 기초하는 많은 디지털 전자 시스템 내에는 다수개의 클럭 소스들이 존재하고 이들 사이의 스위칭을 위한 부수적인 회로들이 필요하다. 클럭들 사이에 스위칭 시, 선택 회로의 클럭 출력 신호 상에 글리치들이나 중간에 매개되는 클럭 성분들을 없애는 것을 바란다.
도 1은 종래의 멀티플렉서를 이용한 클럭 선택 회로를 설명하는 도면이다. 이를 참조하면, 멀티플렉서(100)는 2개의 클럭 신호, 빠른 클럭 신호(CLOCK_FAST)와 느린 클럭 신호(CLOCK_SLOW)를 수신하고, 선택 신호(SELECT)에 응답하여 빠른 클럭 신호(CLOCK_FAST) 또는 느린 클럭 신호(CLOCK_SLOW)를 출력 클럭 신호(CLOCK_OUT)로 스위칭한다. 예를 들어, 선택 신호(SELECT)가 로직 하이레벨이면 느린 클럭 신호(CLOCK_SLOW)를, 그리고 선택 신호(SELECT)가 로직 로우레벨이면 빠른 클럭 신호(CLOCK_FAST)를 출력 클럭 신호(CLOCK_OUT)를 출력한다.
도 2는 도 1의 클럭 선택 회로에서 선택 신호(SELECT)와 빠른 클럭 신호(CLOCK_FAST), 그리고 느린 클럭 신호(CLOCK_SLOW) 사이의 타이밍 관계로 인한 출력 클럭 신호(CLOCK_OUT)의 글리치 발생 현상을 설명한다. 이를 참조하면, 선택 신호(SELECT)의 하이레벨에 응답하여 출력 클럭 신호(CLOCK_OUT)는 느린 클럭 신호(CLOCK_SLOW)를 출력한다. 느린 클럭 신호(CLOCK_SLOW)가 하이레벨이고 빠른 클럭 신호(CLOCK_FAST)가 로우레벨일 때 선택 신호(SELECT)가 로우레벨로 변하면, 출력 클럭 신호(CLOCK_OUT)에 짧은 펄스(210)의 글리치가 발생된다. 이 후, 선택 신호(SELECT)의 로우레벨에 응답하여 출력 클럭 신호(CLOCK_OUT)는 빠른 클럭 신호(CLOCK_FAST)를 출력한다. 빠른 클럭 신호(CLOCK_FAST)가 로우레벨이고 느린 클럭 신호(CLOCK_SLOW)가 하이레벨일 때 선택 신호(SELECT)가 하이레벨로 변하면, 출력 클럭 신호(CLOCK_OUT)에 짧은 펄스(220)의 글리치가 발생된다.
일반적으로, 글리치 신호는 이어지는 클럭에 동작되는 플립플롭들이나 래치 들의 동작에 이상을 일으키기 때문에 마이크로 프로세서 및 다른 소자들의 동작에 에러를 유발한다. 이러한 글리치를 제거하기 위한 연구가 진행되고 있다. 도 3에 도시된 미국 특허 제6,559,679호의 글리치-프리 클럭 멀티플렉서 회로와 도 4에 도시된 미국 특허 제6,600,345호의 글리치-프리 클럭 선택 스위치에 글리치를 제거하는 방법들이 제시되고 있다.
도 3의 글리치-프리 클럭 멀티플렉서 회로는 클럭 A(CLOCK_A)와 클럭 B(CLOCK_B)의 천이 구간을 카운트하는 동안 출력 클럭(CLOCK_OUT)을 고정시킴으로 써 글리치를 없애는 방법을 채택하였다. 그런데, 글리치-프리 클럭 멀티플렉서 회로는 클럭 A(CLOCK_A)와 클럭 B(CLOCK_B)의 주파수 차이가 알려져 있거나 그 차이가 크지 않을 경우에 적당한 방법이다. 만약, 클럭 A(CLOCK_A)와 클럭 B(CLOCK_B)의 주파수 차이를 모를 경우, 클럭 전환시 천이 간격을 정하지 못하기 때문에 상태 천이 구간 생성시 문제가 된다. 그리고 클럭 A(CLOCK_A)와 클럭 B(CLOCK_B)의 주파수 차이가 클 경우에는 느린 클럭에 영향을 받아 지연 구간이 커져서 클럭 선택 신호(SEL_CLOCK)가 변한 시점과 출력 클럭(CLOCK_OUT)의 전환 시점이 크게 차이가 나는 문제점이 발생된다.
도 4의 글리치-프리 클럭 선택 스위치는 제1 클럭(CLOCK_1) 또는 제2 클럭(CLOCK_2)으로 클럭 전환시 사용되는 선택 신호들(EN1, EN2)이 복합 로직(Combinational Logic)으로 생성되므로 동기화 로직(synchronization logic)을 필요로 한다. 느린 클럭과 빠른 클럭을 2번씩 래치하는 방법으로 출력 클럭 신호(CLOCK_OUT)의 글리치를 없앤다. 그런데, 글리치-프리 클럭 선택 스위치는 제1 클럭(CLOCK)과 제2 클럭(CLOCK_2) 사이의 주파수 차이가 크면 느린 클럭의 영향을 받아 지연 구간이 커지기 때문에 선택 신호들(EN1, EN2)의 변한 시점과 출력 클럭(CLOCK_OUT)의 전환 시점이 크게 차이가 나는 문제점이 발생된다.
그러므로, 클럭들의 주파수 차이에 무관하게 클럭 전환 구간을 최소화하면서 클럭 전환시 글리치를 유발하지 않는 클럭 스위칭 회로의 존재가 절실히 요구된다.
본 발명의 목적은 클럭들의 주파수 차이에 무관하게 클럭 전환 구간을 최소 화하면서 클럭 전환시 글리치를 유발하지 않는 클럭 스위칭 회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 클럭 스위칭 회로는 클럭 스위칭을 지시하는 선택 신호를 수신하고, 수신 신호를 제1 클럭에 동기시켜 제1 선택 지연 신호를 발생하고, 제1 선택 지연 신호를 제2 클럭에 동기시켜 제2 선택 지연 신호를 발생하고, 제2 선택 지연 신호를 제1 클럭에 동기시켜 제3 선택 지연 신호를 발생하고, 제2 선택 지연 신호를 제2 클럭에 동기시켜 제4 선택 지연 신호를 발생하는 동기화 회로; 제2 선택 신호. 제4 선택 신호 및 제2 클럭에 응답하여 제1 마스크 클럭을 발생하는 제1 마스크 클럭 발생부; 제2 선택 신호와 제2 클럭에 응답하여 제2 마스크 클럭을 발생하는 제2 마스크 클럭 발생부; 제3 선택 지연 신호에 응답하여 제1 클럭 또는 상기 제1 마스크 클럭을 전환 클럭으로 발생하는 클럭 전환부; 및 제1 선택 지연 신호에 응답하여 전환 클럭 또는 제2 마스크 클럭을 출력 클럭으로 발생하는 출력 로직부를 포함한다.
따라서, 본 발명의 클럭 스위칭 회로는 제1 클럭에서 제2 클럭으로의 클럭 스위칭을 지시하는 선택 신호를 클럭 스위칭 신호로 바로 사용하지 않고, 선택 신호를 제1 클럭에 동기화시킨 제1 선택 지연 신호를 다시 제2 클럭에 동기화시켜, 이에 따라 발생되는 마스크 클럭으로 출력 클럭을 발생한다. 그러므로 출력 클럭이 제1 클럭에서 제2 클럭으로의 전환이 2번에 걸친 동기화 작업을 통해 얻어지는 제2선택 지연 신호를 기반으로 출력되기 때문에, 출력 클럭에 글리치가 발생되지 않는 다. 그리고, 클럭 스위칭 회로는 제2 클럭에서 제1 클럭으로의 클럭 스위칭시, 선택 신호를 제1 클럭에 동기화시킨 제1 선택 지연 신호를 다시 제2 클럭에 동기화시켜 제2 선택 지연 신호를 발생시키고 제2 선택 지연 신호를 다시 제1 클럭에 동기화시켜 발생되는 마스크 클럭으로 출력 클럭을 발생한다. 즉, 출력 클럭이 제2 클럭에서 제1 클럭으로의 전환이 3번에 걸친 동기화 작업을 통해 얻어지는 제3 선택 지연 신호를 기반으로 출력되기 때문에, 출력 클럭에 글리치가 발생되지 않는다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5 및 도 6은 본 발명의 제1 실시예에 따른 클럭 스위칭 회로와 그 동작 타이밍도를 설명한다.
도 5를 참조하면, 클럭 스위칭 회로(500)는 제1 D-플립플롭(510), 제2 D-플립플롭(520), 마스크 클럭 발생부(530), 그리고 출력 로직부(540)를 포함한다. 제1 D 플립플롭(510)은 빠른 클럭(CLOCK_FAST)에 응답하여 선택 신호(SELECT)를 제1 선택 지연 신호(SEL_DLY1_F)로 발생한다. 제2 D-플립플롭(520)은 느린 클럭(CLOCK_SLOW)에 응답하여 제1 선택 지연 신호(SEL_DLY1_F)를 제2 선택 지연 신호(SEL_DLY2_S)로 발생한다.
마스크 클럭 발생부(530)는 반전된 제2 선택 지연 신호(SEL_DLY2_S)와 느린 클럭(CLOCK_SLOW)에 응답하여 마스크 클럭(MASK2_CLK)을 발생하는 오아 게이트(531)로 구성된다.
출력 로직부(540)는 빠른 클럭(CLOCK_FAST), 제1 선택 지연 신호(SEL_DLY1_F) 및 마스크 클럭(MASK2_CLK)에 응답하여 출력 클럭(CLOCK_OUT1)을 발생한다. 출력 로직부(540)는 반전된 제1 선택 지연 신호(SEL_DLY1_F)와 빠른 클럭(CLOCK_FAST)을 입력하는 제1 앤드 게이트(541), 제1 선택 지연 신호(SEL_DLY1_F)와 마스크 클럭(MASK2_CLK)을 입력하는 제2 앤드 게이트(542), 그리고 제1 앤드 게이트(541)와 제2 앤드 게이트(542)의 출력들을 입력하여 출력 클럭(CLOCK_OUT1)을 발생하는 오아 게이트(543)로 구성된다.
도 6의 타이밍도를 살펴보면, 제1 선택 지연 신호(SEL_DLY1_F)는 빠른 클럭(CLOCK_FAST)의 상승 에지에 응답하여 선택 신호(SELECT)의 로직 레벨대로 발생된다(①). 제2 선택 지연 신호(SEL_DLY2_S)는 느린 클럭(CLOCK_SLOW)의 상승 에지에 응답하여 제1 선택 지연 신호(SEL_DLY1_F)의 로직 레벨대로 발생된다(②). 마스크 클럭(MASK2_CLK)는 제2 선택 지연 신호(SEL_DLY2_S)의 반전 신호가 로직 로우레벨인 동안 느린 클럭(CLOCK_SLOW)의 로직 레벨대로 발생된다(③). 출력 클럭(CLOCK_OUT1)은 제1 선택 지연 신호(SEL_DLY1_F)가 로직 로우레벨인 동안에는 빠른 클럭(CLOCK_FAST)으로 출력되고, 제1 선택 지연 신호(SEL_DLY1_F)가 로직 하이레벨인 동안에는 마스크 클럭(MASK2_CLK)으로 출력된다.
여기에서, 출력 클럭(CLOCK_OUT)이 빠른 클럭에서 느린 클럭으로 전환되는 구간을 살펴보면, 제1 선택 지연 신호(SEL_DLY1_F)의 로직 레벨 천이에 의해 전환 시점이 결정되는 데, 제1 선택 지연 신호(SEL_DLY1_F)가 로직 로우레벨에서 로직 하이레벨로 천이때 빠른 클럭(CLOCK_FAST)에 동기화되어 발생되는 제1 선택 지연 신호(SEL_DLY1_F)와 마스크 클럭(MASK2_CLK)의 로직 레벨이 동일하게 로직 하이벨을 갖기 때문에, 출력 클럭(CLOCK_OUT)에는 글리치가 발생되지 않는다.
도 7 및 도 8은 본 발명의 제2 실시예에 따른 클럭 스위칭 회로와 그 동작 타이밍도를 설명한다.
도 7을 참조하면, 클럭 스위칭 회로(700)는 제1 D-플립플롭(710), 제2 D-플립플롭(720), 제3 D-플립플롭(730), 제4 D-플립플롭(740), 마스크 클럭 발생부(750), 그리고 출력 로직부(760)를 포함한다.
제1 D-플립플롭(710)은 빠른 클럭(CLOCK_FAST)에 응답하여 선택 신호(SELECT)를 제1 선택 지연 신호(SEL_DLY1_F)로 발생한다. 제2 D-플립폴롭(720)은 느린 클럭(CLOCK_SLOW)에 응답하여 제1 선택 지연 신호(SEL_DLY1_F)를 제2 선택 지연 신호(SEL_DLY2_S)로 발생한다. 제3 D-플립플롭(730)은 빠른 클럭(CLOCK_FAST)에 응답하여 제2 선택 지연 신호(SEL_DLY2_S)를 제3 선택 지연 신호(SEL_DLY3a_F)로 발생한다. 제4 플립플롭(740)은 느린 클럭(CLOCK_SLOW)에 응답하여 제2 지연 선택 신호(SEL_DEL2_S)를 제4 선택 지연 신호(SEL_DLY3b_S)로 발생한다.
마스크 클럭 발생부(750)은 제2 선택 지연 신호(SEL_DLY2_S)와 제4 선택 지연 신호(SEL_DLY3b_S)를 배타적 논리합하는 배타적 논리합 게이트(751)와 배타적 논리합 게이트(751)의 출력과 느린 클럭(CLOCK_SLOW)을 논리합하는 오아 게이트 (752)로 구성된다.
출력 로직부(760)는 빠른 클럭(CLOCK_FAST), 제3 선택 지연 신호(SEL_DLY3a_F) 및 마스크 클럭(MASK1_CLK)에 응답하여 출력 클럭(CLOCK_OUT)을 발생한다. 출력 로직부(760)는 반전된 제3 선택 지연 신호(SEL_DLY3a_F)와 빠른 클럭(CLOCK_FAST)을 입력하는 제1 앤드 게이트(761), 제3 선택 지연 신호(SEL_DLY3a_F)와 마스크 클럭(MASK1_CLK)을 입력하는 제2 앤드 게이트(762), 그리고 제1 앤드 게이트(761)와 제2 앤드 게이트(762)의 출력들을 입력하여 출력 클럭(CLOCK_OUT2)을 발생하는 오아 게이트(763)로 구성된다.
도 8의 타이밍도를 살펴보면, 제1 선택 지연 신호(SEL_DLY1_F)는 빠른 클럭(CLOCK_FAST)의 상승 에지에 응답하여 선택 신호(SELECT)의 로직 레벨대로 발생된다(①). 제2 선택 지연 신호(SEL_DLY2_S)는 느린 클럭(CLOCK_SLOW)의 상승 에지에 응답하여 제1 선택 지연 신호(SEL_DLY1_F)의 로직 레벨대로 발생된다(②). 제3 선택 지연 신호(SEL_DLY3a_F)는 빠른 클럭(CLOCK_FAST)에 응답하여 제2 선택 지연 신호(SEL_DLY2_S)의 로직 레벨대로 발생된다(③). 제4 선택 지연 신호(SEL_DLY3b_S)는 느린 클럭(CLOCK_SLOW)에 응답하여 제2 선택 지연 신호(SEL_DLY2_S)의 로직 레벨대로 발생된다(④).
마스크 클럭(MASK1_CLK)은 제2 선택 지연 신호(SEL_DEL2_S)와 제4 선택 지연 신호(SEL_DEL3b_S)를 배타적 논리합한 결과와 느린 클럭(CLOCK_SLOW)을 논리합하여 발생된다. 마스크 클럭(MASK1_CLK)은 제2 선택 지연 신호(SEL_DEL2_S)와 제4 선택 지연 신호(SEL_DEL3b_S)가 로직 하이레벨인 구간에서는 느린 클럭(CLOCK_SLOW)으로 발생되다가, 로직 로우레벨의 제2 선택 지연 신호(SEL_DEL2_S)와 로직 하이레벨의 제4 선택 지연 신호(SEL_DEL3b_S) 구간에서는 로직 하이레벨로 발생되고, 제2 선택 지연 신호(SEL_DEL2_S)와 제4 선택 지연 신호(SEL_DEL3b_S)가 로직 로우레벨인 구간에서는 느린 클럭(CLOCK_SLOW)으로 발생된다.
출력 클럭(CLOCK_OUT)은 제3 선택 지연 신호(SEL_DLY3a_F)가 로직 하이레벨인 구간에는 마스크 클럭(MASK1_CLK)으로 발생되다가 로직 로우레벨인 구간에서는 빠른 클럭(CLOCK_FAST)으로 발생된다.
여기에서, 출력 클럭(CLOCK_OUT)의 클럭 전환 시점이 되는 제3 선택 지연 신호(SEL_DLY3a_F)의 로직 천이 시점에서 마스크 클럭(MASK1_CLK)과 빠른 클럭(CLOCK_FAST)이 동일하게 로직 하이레벨이기 때문에, 마스크 클럭(MASK1_CLK)에서 빠른 클럭(CLOCK_FAST)으로 스위칭되더라도 출력 클럭(CLOCK_OUT)에는 글리치가 발생되지 않는다.
도 9, 도 10 및 도 11은 본 발명의 제3 실시예에 따른 클럭 스위칭 회로와 동작 타이밍도를 설명하는 도면이다.
도 9의 클럭 스위칭 회로(900)는 앞서 설명한 도 5 및 도 7의 클럭 스위칭 회로들(500, 700)을 조합하여 만든 회로이다. 이를 참조하면, 클럭 스위칭 회로(900)는 제1 내지 제4 D-플립 플롭들(910, 920, 930, 940), 제1 마스크 클럭 발생부(950), 제2 마스크 클럭 발생부(960), 클럭 전환부(970), 그리고 출력 로직부(980)를 포함한다.
제1 D-플립플롭(910)은 빠른 클럭(CLOCK_FAST)의 상승 에지에 응답하여 선택 신호(SELECT)를 제1 선택 지연 신호(SEL_DLY1_F)로 발생하고, 제2 D-플립폴롭(920)은 느린 클럭(CLOCK_SLOW)의 상승 에지에 응답하여 제1 선택 지연 신호(SEL_DLY1_F)를 제2 선택 지연 신호(SEL_DLY2_S)로 발생한다. 제3 D-플립플롭(930)은 빠른 클럭(CLOCK_FAST)의 상승 에지에 응답하여 제2 선택 지연 신호(SEL_DLY2_S)를 제3 선택 지연 신호(SEL_DLY3a_F)로 발생하고 제4 플립플롭(940)은 느린 클럭(CLOCK_SLOW)의 상승 에지에 응답하여 제2 지연 선택 신호(SEL_DLY2_S)를 제4 선택 지연 신호(SEL_DLY3b_S)로 발생한다.
제1 마스크 클럭 발생부(950)는 제2 선택 지연 신호(SEL_DLY2_S)와 제4 선택 지연 신호(SEL_DLY3b_S)를 배타적 논리합한 결과와 느린 클럭(CLOCK_SLOW)을 논리합하여 제1 마스크 클럭(MASK1_CLK)을 발생한다. 제2 마스크 클럭 발생부(960)는 반전된 제2 선택 지연 신호(SEL_DLY2_S)와 느린 클럭(CLOCK_SLOW)을 논리합하여 제2 마스크 클럭(MASK2_CLK)을 발생한다.
클럭 전환부(970)는 제3 선택 지연 신호(SEL_DLY3a_F)가 로직 하이레벨이면 제1 마스크 클럭(MASK1_CLK)을, 그리고 제3 선택 지연 신호(SEL_DLY3a_F)가 로직 로우레벨이면 빠른 클럭(CLOCK_FAST)을 전환 클럭(S2F_CLK)으로 발생한다. 출력 로직부(980)는 제1 선택 지연 신호(SEL_DLY1_F)가 로직 하이레벨이면 느린 클럭(CLOCK_SLOW)을, 그리고 제1 선택 지연 신호(SEL_DLY1_F)가 로직 로우레벨이면 전환 클럭(S2F_CLK)을 출력 클럭(CLOCK_OUT)으로 발생한다.
클럭 스위칭 회로(900)의 동작은 도 10 및 도 11에 도시된다. 도 10은 빠른 클럭(CLOCK_FAST)과 느린 클럭(CLOCK_SLOW)의 주파수 차이가 작은 경우의 동작 타 이밍도를 나타내고, 도 11은 빠른 클럭(CLOCK_FAST)과 느린 클럭(CLOCK_SLOW)의 주파수 차이가 큰 경우의 동작 타이밍도를 나타낸다.
도 10을 참조하면, 제1 선택 지연 신호(SEL_DLY1_S)의 로직 하이레벨에 응답하여 출력 클럭(CLOCK_OUT)은 제2 마스크 클럭(MASK2_CLK)으로 발생된다. 제2 마스크 클럭(MASK2_CLK)은 느린 클럭(CLOCK_SLOW)과 동일하게 발생되는 클럭이다.
제1 선택 지연 신호(SEL_DLY1_S)의 로직 하이레벨에서 로직 로우레벨로의 천이 시점에서 전환 클럭(S2F_CLK)과 제2 마스크 클럭(MASK2_CLK)의 로직 레벨이 동일하게 하이레벨이다. 이에 따라, 출력 클럭(CLOCK_OUT)은 글리치없이 전환 클럭(S2F_CLK)으로 발생된다(ⓐ).
전환 클럭(S2F_CLK)은 제3 선택 지연 클럭(SEL_DLY3a_F)의 로직 레벨에 따라 빠른 클럭(CLOCK_FAST)으로 또는 제1 마스크 클럭(MASK1_CLK)으로 발생된다. 전환 클럭(S2F_CLK)은 제3 선택 지연 신호(SEL_DLY3a_F)의 로직 하이레벨에 응답하여 제1 마스크 클럭(MASK1_CLK)으로 발생된다. 제3 선택 지연 신호(SEL_DLY3a_F)가 로직 하이레벨에서 로직 로우레벨로 천이시 제1 마스크 클럭(MASK1_CLK)이 로직 하이레벨이고 빠른 클럭(CLOCK_FAST)도 로직 하이레벨이어서, 전환 클럭(S2F_CLK)은 글리치없이 빠른 클럭(CLOCK_FAST)으로 발생된다(ⓑ).
이 후, 제1 선택 지연 신호(SEL_DLY1_S)가 로직 로우레벨에서 로직 하이레벨로 천이하면, 전환 클럭(S2F_CLK)과 제2 마스크 클럭(MASK2_CLK)의 로직 레벨이 동일하게 하이레벨이기 때문에, 출력 클럭(CLOCK_OUT)은 글리치없이 제2 마스크 클럭(MASK2)으로 발생된다(ⓒ). 제2 마스크 클럭(MASK2_CLK)은 제2 선택 지연 신호 (SEL_DLY2_S)의 로직 하이레벨로의 천이에 응답하여 느린 클럭(CLOCK_SLOW)으로 발생된다(ⓓ).
그러므로, 출력 클럭(CLOCK_OUT)은 빠른 클럭(CLOCK_FAST)과 느린 클럭(CLOCK_SLOW)의 주파수 차이가 작은 경우에 느린 클럭(CLOCK_SLOW)-빠른 클럭(CLOCK_FAST)-느린 클럭(CLOCK_SLOW)으로 글리치 없이 발생된다.
한편, 클럭 스위칭 회로(900)는 느린 클럭(CLOCK_SLOW)에서 빠른 클럭(CLOCK_FAST)으로 스위칭시 최악의 경우, 빠른 클럭(CLOCK_FAST)으로 동기화시키는 데 빠른 클럭(CLOCK_FAST) 1 주기가 필요하고 느린 클럭(CLOCK_SLOW)으로 동기화시키는 데 느린 클럭(CLOCK_SLOW) 1 주기가 필요하고 전환 클럭(S2F_CLK) 발생을 위해 다시 빠른 클럭(CLOCK_FAST) 1 주기가 필요하다. 이에 따라, 총 빠른 클럭(CLOCK_FAST) 2 주기와 느린 클럭(CLOCK_SLOW) 1 주기 만큼의 지연이 발생할 수 있다. 그리고, 빠른 클럭(CLOCK_FAST)에서 느린 클럭(CLOCK_SLOW)으로의 스위칭시, 빠른 클럭(CLOCK_FAST)으로 동기화시키는 데 빠른 클럭(CLOCK_FAST) 1 주기가 필요하고 느린 클럭(CLOCK_SLOW)으로 동기화시키는 데 느린 클럭(CLOCK_SLOW) 1 주기가 필요하여, 총 빠른 클럭(CLOCK_FAST) 1 주기와 느린 클럭(CLOCK_SLOW) 1 주기 만큼의 지연이 발생할 수 있다.
도 11의 동작 타이밍 다이어그램에서도 앞서 도 10에서 설명된 동작과 같은 맥락으로 동작되어, 출력 클럭(CLOCK_OUT)은 빠른 클럭(CLOCK_FAST)과 느린 클럭(CLOCK_SLOW)의 주파수 차이가 큰 경우에도 느린 클럭(CLOCK_SLOW)- 빠른 클럭(CLOCK_FAST)-느린 클럭(CLOCK_SLOW)으로 글리치 없이 발생된다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 클럭 스위칭 회로에 의하면, 빠른 클럭에서 느린 클럭으로의 클럭 스위칭을 지시하는 선택 신호를 클럭 스위칭 신호로 바로 사용하지 않고, 선택 신호를 빠른 클럭에 동기화시킨 제1 선택 지연 신호를 다시 느린 클럭에 동기화시켜, 이에 따라 발생되는 마스크 클럭으로 출력 클럭을 발생한다. 즉, 출력 클럭이 빠른 클럭에서 느린 클럭으로의 전환이 2번에 걸친 동기화 작업을 통해 얻어지는 제2 선택 지연 신호를 기반으로 출력되기 때문에, 출력 클럭에 글리치가 발생되지 않는다.
그리고, 클럭 스위칭 회로는 느린 클럭에서 빠른 클럭으로의 클럭 스위칭시, 선택 신호를 빠른 클럭에 동기화시킨 제1 선택 지연 신호를 다시 느린 클럭에 동기화시켜 제2 선택 지연 신호를 발생시키고 제2 선택 지연 신호를 다시 빠른 클럭에 동기화시켜 발생되는 마스크 클럭으로 출력 클럭을 발생한다. 즉, 출력 클럭이 느린 클럭에서 빠른 클럭으로의 전환이 3번에 걸친 동기화 작업을 통해 얻어지는 제3 선택 지연 신호를 기반으로 출력되기 때문에, 출력 클럭에 글리치가 발생되지 않는다.

Claims (17)

  1. 제1 클럭에서 제2 클럭으로의 클럭 스위칭을 지시하는 선택 신호를 수신하고, 상기 수신 신호를 상기 제1 클럭에 동기시켜 제1 선택 지연 신호를 발생하고, 상기 제1 선택 지연 신호를 상기 제2 클럭에 동기시켜 제2 선택 지연 신호를 발생하는 동기화 회로;
    상기 제2 선택 지연 신호와 상기 제2 클럭에 응답하여 마스크 클럭을 발생하는 마스크 클럭 발생부; 및
    상기 제1 선택 지연 신호에 응답하여 상기 제1 클럭 또는 상기 마스크 클럭을 출력 클럭으로 발생하는 출력 로직부를 구비하고,
    상기 동기화 회로는
    상기 제1 클럭의 상승 에지에 응답하여 상기 선택 신호를 상기 제1 선택 지연 신호로 출력하는 제1 D-플립플롭; 및
    상기 제2 클럭의 상승 에지에 응답하여 상기 제1 선택 지연 신호를 제2 선택 지연 신호로 출력하는 제2 D-플립플롭을 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  2. 삭제
  3. 제1항에 있어서, 상기 마스크 클럭 발생부는
    상기 제2 선택 지연 신호의 반전 신호와 상기 제2 클럭을 입력하여 상기 마스크 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  4. 제1항에 있어서, 상기 출력 로직부는
    상기 제1 선택 지연 신호의 반전 신호와 상기 제1 클럭을 입력하는 제1 앤드 게이트;
    상기 제1 선택 지연 신호와 상기 마스크 클럭을 입력하는 제2 앤드 게이트; 및
    상기 제1 앤드 게이트의 출력과 상기 제2 앤드 게이트의 출력을 입력하여 상기 출력 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  5. 제1항에 있어서, 상기 클럭 스위칭 회로는
    상기 제1 클럭의 주파수가 상기 제2 클럭의 주파수 보다 높은 것을 특징으로 하는 클럭 스위칭 회로.
  6. 제2 클럭에서 제1 클럭으로의 클럭 스위칭을 지시하는 선택 신호를 수신하고, 상기 수신 신호를 제1 클럭에 동기시켜 제1 선택 지연 신호를 발생하고, 상기 제1 선택 지연 신호를 제2 클럭에 동기시켜 제2 선택 지연 신호를 발생하고, 상기 제2 선택 지연 신호를 상기 제1 클럭에 동기시켜 제3 선택 지연 신호를 발생하고, 상기 제2 선택 지연 신호를 상기 제2 클럭에 동기시켜 제4 선택 지연 신호를 발생하는 동기화 회로;
    상기 제2 선택 지연 신호. 상기 제4 선택 지연 신호 및 상기 제2 클럭에 응답하여 마스크 클럭을 발생하는 마스크 클럭 발생부; 및
    상기 제1 선택 지연 신호에 응답하여 상기 제1 클럭 또는 상기 마스크 클럭을 출력 클럭으로 발생하는 출력 로직부를 구비하고,
    상기 동기화 회로는
    상기 제1 클럭의 상승 에지에 응답하여 상기 선택 신호를 상기 제1 선택 지연 신호로 출력하는 제1 D-플립플롭;
    상기 제2 클럭의 상승 에지에 응답하여 상기 제1 선택 지연 신호를 제2 선택 지연 신호로 출력하는 제2 D-플립플롭;
    상기 제1 클럭의 상승 에지에 응답하여 상기 제2 선택 지연 신호를 제3 선택 지연 신호로 출력하는 제3 D-플립플롭; 및
    상기 제2 클럭의 상승 에지에 응답하여 상기 제2 선택 지연 신호를 제4 선택 지연 신호로 출력하는 제4 D-플립플롭을 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  7. 삭제
  8. 제6항에 있어서, 상기 마스크 클럭 발생부는
    상기 제2 선택 지연 신호와 상기 제4 선택 지연 신호를 배타적 논리합하는 배타적 논리합 게이트; 및
    상기 배타적 논리합 게이트의 출력과 상기 제2 클럭을 입력하여 상기 마스크 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  9. 제6항에 있어서, 상기 출력 로직부는
    상기 제3 선택 지연 신호의 반전 신호와 상기 제1 클럭을 입력하는 제1 앤드 게이트;
    상기 제3 선택 지연 신호와 상기 마스크 클럭을 입력하는 제2 앤드 게이트; 및
    상기 제1 앤드 게이트의 출력과 상기 제2 앤드 게이트의 출력을 입력하여 상기 출력 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  10. 제6항에 있어서, 상기 클럭 스위칭 회로는
    상기 제1 클럭의 주파수가 상기 제2 클럭의 주파수 보다 높은 것을 특징으로 하는 클럭 스위칭 회로.
  11. 클럭 스위칭을 지시하는 선택 신호를 수신하고, 상기 수신 신호를 제1 클럭에 동기시켜 제1 선택 지연 신호를 발생하고, 상기 제1 선택 지연 신호를 제2 클럭에 동기시켜 제2 선택 지연 신호를 발생하고, 상기 제2 선택 지연 신호를 상기 제1 클럭에 동기시켜 제3 선택 지연 신호를 발생하고, 상기 제2 선택 지연 신호를 상기 제2 클럭에 동기시켜 제4 선택 지연 신호를 발생하는 동기화 회로;
    상기 제2 선택 지연 신호. 상기 제4 선택 지연 신호 및 상기 제2 클럭에 응답하여 제1 마스크 클럭을 발생하는 제1 마스크 클럭 발생부;
    상기 제2 선택 지연 신호와 상기 제2 클럭에 응답하여 제2 마스크 클럭을 발생하는 제2 마스크 클럭 발생부;
    상기 제3 선택 지연 신호에 응답하여 상기 제1 클럭 또는 상기 제1 마스크 클럭을 전환 클럭으로 발생하는 클럭 전환부; 및
    상기 제1 선택 지연 신호에 응답하여 상기 전환 클럭 또는 상기 제2 마스크 클럭을 출력 클럭으로 발생하는 출력 로직부를 구비하고,
    상기 동기화 회로는
    상기 제1 클럭의 상승 에지에 응답하여 상기 선택 신호를 상기 제1 선택 지연 신호로 출력하는 제1 D-플립플롭;
    상기 제2 클럭의 상승 에지에 응답하여 상기 제1 선택 지연 신호를 제2 선택 지연 신호로 출력하는 제2 D-플립플롭;
    상기 제1 클럭의 상승 에지에 응답하여 상기 제2 선택 지연 신호를 제3 선택 지연 신호로 출력하는 제3 D-플립플롭; 및
    상기 제2 클럭의 상승 에지에 응답하여 상기 제2 선택 지연 신호를 제4 선택 지연 신호로 출력하는 제4 D-플립플롭을 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  12. 삭제
  13. 제11항에 있어서, 상기 제1 마스크 클럭 발생부는
    상기 제2 선택 지연 신호와 상기 제4 선택 지연 신호를 배타적 논리합하는 배타적 논리합 게이트; 및
    상기 배타적 논리합 게이트의 출력과 상기 제2 클럭을 입력하여 상기 제1 마스크 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  14. 제11항에 있어서, 상기 제2 마스크 클럭 발생부는
    상기 제2 선택 지연 신호의 반전 신호와 상기 제2 클럭을 입력하여 상기 제2 마스크 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  15. 제11항에 있어서, 상기 클럭 전환부는
    상기 제3 선택 지연 신호의 반전 신호와 상기 제1 클럭을 입력하는 제1 앤드 게이트;
    상기 제3 선택 지연 신호와 상기 마스크 클럭을 입력하는 제2 앤드 게이트; 및
    상기 제1 앤드 게이트의 출력과 상기 제2 앤드 게이트의 출력을 입력하여 상기 전환 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  16. 제11항에 있어서, 상기 출력 로직부는
    상기 제3 선택 지연 신호의 반전 신호와 상기 전환 클럭을 입력하는 제1 앤드 게이트;
    상기 제3 선택 지연 신호와 상기 제2 마스크 클럭을 입력하는 제2 앤드 게이트; 및
    상기 제1 앤드 게이트의 출력과 상기 제2 앤드 게이트의 출력을 입력하여 상기 출력 클럭을 출력하는 오아 게이트를 구비하는 것을 특징으로 하는 클럭 스위칭 회로.
  17. 제11항에 있어서, 상기 클럭 스위칭 회로는
    상기 제1 클럭의 주파수가 상기 제2 클럭의 주파수 보다 높은 것을 특징으로 하는 클럭 스위칭 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9720438B2 (en) 2014-08-06 2017-08-01 Samsung Electronics Co., Ltd. Clock switch device and system-on-chip having the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1300972C (zh) * 2003-07-14 2007-02-14 松下电器产业株式会社 时钟信号切换装置、时钟信号切换方法、数据总线切换装置及数据总线切换方法
US7911239B2 (en) * 2006-06-14 2011-03-22 Qualcomm Incorporated Glitch-free clock signal multiplexer circuit and method of operation
US7629828B1 (en) * 2007-04-27 2009-12-08 Zilog, Inc. Glitch-free clock multiplexer that provides an output clock signal based on edge detection
WO2012127487A1 (en) * 2011-03-23 2012-09-27 Tejas Network Limited An apparatus for glitch-free clock switching and a method thereof
US9106400B2 (en) * 2012-10-23 2015-08-11 Futurewei Technologies, Inc. Hybrid timing recovery for burst mode receiver in passive optical networks
US9007386B2 (en) * 2012-12-07 2015-04-14 Apple Inc. Clock synthesis
JP6410538B2 (ja) * 2014-09-18 2018-10-24 キヤノン株式会社 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。
US10241559B2 (en) * 2015-10-30 2019-03-26 Wipro Limited System and method for dynamically switching high-speed clock of a host device
JP7546559B2 (ja) 2018-10-24 2024-09-06 マジック リープ， インコーポレイテッド 非同期ａｓｉｃ
CN111147053B (zh) * 2019-12-26 2023-03-14 深圳市紫光同创电子有限公司 无毛刺时钟切换电路
WO2022055004A1 (ko) * 2020-09-14 2022-03-17 엘지전자 주식회사 전송 인터페이스 장치 및 이를 구비하는 신호처리장치
US11429142B2 (en) * 2020-12-18 2022-08-30 Nxp Usa, Inc. Glitch detector
US12095459B2 (en) * 2022-06-01 2024-09-17 Qualcomm Incorporated Anti-aging clock source multiplexing

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5357146A (en) * 1992-12-31 1994-10-18 At&T Bell Laboratories Glitch-free clock multiplexer
US5623223A (en) 1994-10-12 1997-04-22 National Semiconductor Corporation Glitchless clock switching circuit
KR20020072049A (ko) 2001-03-08 2002-09-14 엘지전자 주식회사 글리치 제거 장치
US6563349B2 (en) * 2001-06-27 2003-05-13 Texas Instruments Incorporated Multiplexor generating a glitch free output when selecting from multiple clock signals
US6600345B1 (en) 2001-11-15 2003-07-29 Analog Devices, Inc. Glitch free clock select switch
JP2005191877A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd クロック切り替え回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9720438B2 (en) 2014-08-06 2017-08-01 Samsung Electronics Co., Ltd. Clock switch device and system-on-chip having the same

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Publication number Publication date
JP2006024216A (ja) 2006-01-26
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US20050270073A1 (en) 2005-12-08
US7180336B2 (en) 2007-02-20

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