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KR100658057B1 - 박막 트랜지스터의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 Download PDF

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KR100658057B1
KR100658057B1 KR1020000029772A KR20000029772A KR100658057B1 KR 100658057 B1 KR100658057 B1 KR 100658057B1 KR 1020000029772 A KR1020000029772 A KR 1020000029772A KR 20000029772 A KR20000029772 A KR 20000029772A KR 100658057 B1 KR100658057 B1 KR 100658057B1
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KR
South Korea
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nickel
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KR1020000029772A
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이승준
전승익
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비오이 하이디스 테크놀로지 주식회사
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Publication date
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Abstract

본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 게이트 금속을 퇴적하고 사진 인쇄를 한 다음, 습식 또는 건식 에칭을 하는 단계, 비정질 실리콘 및 도핑된 비정질 실리콘으로 구성된 활성화층을 퇴적하고 사진 인쇄를 한 다음, 에칭을 하는 단계, 니켈/알루미늄/니켈로 구성된 소스/드레인 전극을 퇴적하고 사진 인쇄를 한 다음, 에칭을 하는 단계, 실리콘 질화물로 구성된 불활성화층을 퇴적하고 사진 인쇄를 한 다음, 에칭을 하는 단계, ITO 퇴적을 하고 사진 인쇄를 한 다음, 에칭을 하는 단계, 최종 어닐링을 수행하는 단계를 포함함을 특징으로 한다.

Description

박막 트랜지스터의 제조 방법{METHOD FOR FABRICATING TFT}
도 1은 종래의 박막 트랜지스터의 제조 방법의 공정 순서를 도시한 흐름도.
도 2는 본 발명에 따른 박막 트랜지스터의 구조를 나타낸 단면도.
도 3은 본 발명에 따른 박막 트랜지스터의 제조 방법의 공정 순서를 도시한 흐름도.
본 발명은 박막 트랜지스터의 제조 방법에 관한 것으로, 특히 니켈/알루미늄 /니켈(Ni/Al/Ni) 다층을 박막 트랜지스터의 배열 공정에 응용한 박막 트랜지스터의 제조 방법에 관한 것이다.
도 1은 종래의 박막 트랜지스터의 제조 방법의 공정 순서를 도시한 흐름도이다.
도 1에 도시된 바대로, 종래의 박막 트랜지스터 액정표시장치의 제조방법은 절연 기판 상부에 금속막을 증착하고, 제 1 사진 식각 공정으로 게이트 전극 및 스토리지 전극을 형성하는 단계(S10), 상기 게이트 전극 배선이 형성된 절연 기판 상부에 게이트 절연막, 채널용 비정질 실리콘층, 도핑된 반도체층을 적층하는 단계(S 12), 상기 도핑된 반도체층과 비정질 실리콘층을 제 2 사진 식각 공정으로 패터닝하여, 박막 트랜지스터 영역을 한정하는 단계(S14), 상기 절연 기판 결과물 상부에 소스, 드레인용 금속막을 증착하는 단계(S16), 상기 소스, 드레인용 금속막을 제 3 사진 식각 공정에 의하여 비정질 실리콘층의 양측에 배치되도록 패터닝하여, 소스, 드레인 전극을 형성하는 단계(S18), 상기 소스, 드레인 전극을 마스크로 하여, 노출된 도핑된 반도체층을 식각하는 단계(S20), 상기 노출된 비정질 실리콘층을 1차 어닐링하는 단계(S22), 상기 소스, 드레인 전극이 형성된 절연 기판 상부에 패시베이션막을 증착하는 단계(S24), 상기 드레인 전극의 소정 부분이 노출되도록 제 4 사진 식각 공정에 의하여 패시베이션막을 식각하여, 비어홀을 형성하는 단계(S26), 상기 노출된 드레인 전극과 콘택되도록 투명 도전 물질을 증착하는 단계(S28), 상기 투명 도전 물질을 제 5 사진 식각 공정을 통하여 패터닝하여, 화소 전극을 형성하는 단계(S30), 상기 절연 기판 결과물을 2차 어닐링하는 단계(S32)를 포함한다.
그런데, 종래에는, 건식 에칭 공정시, Mo/Al/Mo 데이터 라인을 사용할 경우, SF6 가스에 대한 상부 몰리브덴(Mo) 과 불활성화인 SiNx 의 선택도가 좋지 않아 배열 및 셀 공정시 다량의 결함이 발생할 가능성이 있다.
또한, SiNx 의 선택도가 우수한 알루미늄을 단일 층으로 사용할 경우, 힐럭 (hillock) 이나 일렉트로 마이그레이션 (electromigration) 등이 발생하여 소자 특성을 저하시키게 된다.
그리고, 종래에는, n+a-Si 상에 매우 낮은 오옴 접촉 저항을 갖는 니켈-실리사이드(Ni-siliClde)를 생성시키기 위하여 n+a-Si 상에 별도의 극박막(수∼수십 Å)의 니켈을 증착한후, 열처리하여 니켈-실리사이드를 형성시켰다.
하지만, 이 종래 방법은 추가적으로 잔여 니켈을 제거하여 후속 공정을 진행해야 하므로 차후의 니켈 잔여물이 남는등 많은 문제점을 안고 있다.
또한, 현재의 역 스태거드 TFT 배열(Staggered TFT Array) 공정에서의 데이터 라인(Mo/Al/Mo) 은 각각 하부로는 n+a-Si 과, 상부로는 인듐 주석 산화막(Indiu -m Tin Oxide, 이하, ITO 막이라 함)과 접촉한 구조이다. 이 데이터 라인의 스택에서 n+a-Si 은 몰리브덴(Mo) 과 접촉하게 되어 비교적 높은 오옴 접촉 저항을 갖게 된다.
그리고, 이 계면에 미세한 결함이 존재할 경우, 더 높은 오옴 접촉 저항값을 갖게 되어 화소의 결함등을 야기시켜 생산율을 저하시키는 원인이 되기도 한다.
본 발명은 상기 문제점을 해소하기 위해 안출된 것으로, 니켈/알루미늄/니켈 (Ni/Al/Ni) 다층을 박막 트랜지스터의 배열 공정에 응용한 박막 트랜지스터의 제조 방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 금속을 퇴적하고 패터닝하여 게이트 전극을 하는 단계, 상기 기판 상에 게이트 전극을 덮도록 게이트 절연막을 형성하고 상기 게이트 절연막 상에 불순물이 도핑되지 않은 비정질 실리콘과 불순물이 도핑된 비정질 실리콘으로 구성된 활성화층을 적층하고 상기 게이트 전극과 대응하는 부분이 잔류하도록 사진 인쇄 및 에칭에 의해 패터닝하여 채널층과 반도체층을 형성하는 단계, 상기 게이트 절연막 상에 상기 반도체층과 접촉되며 상층 및 하층에 니켈을 포함하는 다층의 소스/드레인 금속을 증착하고 패터닝하여 소스/드레인 전극을 형성하는 단계, 상기 게이트 절연막 상에 실리콘질화물로 구성된 불활성화층을 상기 소스/드레인 전극을 덮도록 증착하고 패터닝하여 상기 드레인 전극을 노출시키는 접촉홀을 형성하는 단계, 상기 불활성화층 상에 상기 접촉홀을 통해 상기 드레인 전극과 접촉되게 ITO막을 증착하고 패터닝하여 화소전극을 형성하는 단계, 최종 어닐링을 300℃ 정도의 온도로 수행하여 상기 소스/드레인 전극을 이루는 상기 하층의 니켈과 상기 반도체층 사이에 오옴 접촉을 이루도록 실리사이드층을 형성하는 단계를 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면들을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 박막 트랜지스터의 구조를 나타낸 단면도이다.
도 3은 본 발명에 따른 박막 트랜지스터의 제조 방법의 공정 순서를 도시한 흐름도이다.
본 발명에 따라 제안된 니켈/알루미늄/니켈(Ni/Al/Ni) 다층을 박막 트랜지스터의 배열 공정에 응용할 경우, 그 공정 순서는 다음과 같다.
도 3에 도시된 바대로, 본 발명에 따른 박막 트랜지스터의 제조 방법은 유리기판(11) 상에 게이트 금속을 퇴적하고 습식 또는 건식 에칭을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트전극(21)을 형성하는 단계(S10), 상기 유리기판(11) 상에 게이트전극(21)을 덮도록 게이트절연막(31), 식각 보호막(41), 채널용 비정질 실리콘층(61) 및 도핑된 비정질 실리콘층(81)을 순차적으로 적층하고 게이트전극(21)과 대응하는 부분에 잔류되게 게이트절연막(31)이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 박막 트랜지스터의 활성 영역을 한정하는 단계(S20), 상기 게이트절연막(31) 상에 도핑된 비정질 실리콘층(81)과 접촉되는 소스 및 드레인용 금속막을 증착하고 게이트 전극(21)과 대응하는 부분이 이격되게 패터닝하여 소스 및 드레인전극(71)을 형성하면서 이 소스 및 드레인 전극(71)을 마스크로 하여 노출된 도핑된 비정질 실리콘층(81)을 식각하는 단계(S30), 게이트 절연막(31) 상에 소스 및 드레인전극(71)을 덮는 패시베이션막(91)을 증착하고 드레인 전극(71)의 소정 부분이 노출되도록 포토리쏘그래피 방법으로 패터닝하여 비어홀을 형성하는 단계(S40), 상기 패시베이션막(91) 상에 비어홀에 의해 노출된 드레인 전극(71)과 콘택되도록 투명 도전 물질을 증착하고 포토리쏘그래피 방법으로 패터닝하여 화소 전극(51)을 형성하는 단계(S30), 최종 어닐링을 수행하는 단계(S60)를 포함한다.
상기한 바와 같이 구성되는 본 발명의 작용을 상세히 설명하면 다음과 같다.
먼저, 단계(S10)을 참조하면, 유리기판(11) 상에 게이트 금속을 퇴적하고 습식 또는 건식 에칭을 포함하는 포토리쏘그래피 방법으로 패터닝하여 게이트 전극(21)을 형성한다. 이 경우, 게이트 금속으로 니켈/알루미늄/니켈(Ni/Al/Ni) 또는 알루미늄/니켈(Al/Ni) 을 사용할 수 있다.
그 다음으로, 단계(S20)을 참조하면, 유리기판(11) 상에 게이트전극(21)을 덮도록 산화막 및 질화막을 연속 증착하여 게이트절연막(31) 및 식각 보호막(41)을 형성한다. 그리고, 식각 보호막(41) 상에 채널로 사용되는 비정질 실리콘층(61)과 오믹접촉층으로 사용되는 도핑된 비정질 실리콘층(81)을 순차적으로 적층하고 게이트전극(21)과 대응하는 부분에 잔류되게 게이트절연막(31)이 노출되도록 식각 보호막(41)과 함께 포토리쏘그래피 방법으로 패터닝하여 박막 트랜지스터 영역을 한정한다.
단계(S30)을 참조하면 게이트 절연막(31) 상에 도핑된 비정질 실리콘층(81)을 덮도록 소스 및 드레인 금속을 증착하고 패터닝하여 비정질 실리콘층(81)과 오믹 접촉을 이루는 소스 및 드레인전극(71)을 형성한다. 이 때, 소스 및 드레인전극(71)은 게이트 전극(21)과 대응하는 부분이 이격되게 패터닝하면서 이 부분의 도핑된 비정질 실리콘층(81)도 식각한다.
상기에서 소스 및 드레인 금속으로 Ni/Al/Ni를 사용한다. 여기서, 소스 및 드레인 전극(71)을 형성하기 위한 에칭 공정은 상온 50℃ 에서 습식 에칭 공정이나 Cl 계열의 가스를 사용한 건식 에칭 공정이 모두 가능하다.
단계(S40)을 참조하면, 게이트 절연막(31) 상에 소스 및 드레인전극(71)을 덮는 패시베이션막(91)을 증착하고 드레인 전극(71)의 소정 부분이 노출되도록 건식 에칭을 포함하는 포토리쏘그래피 방법으로 패터닝하여 비어홀을 형성한다. 이때, 비어홀을 형성하기 위한 패시베이션막(91)의 건식 에칭시 소스 가스로는 주로 SF6를 사용하는데, 소스 및 드레인전극(71)을 이루는 니켈은 SF6 가스에 에칭 또는 어택(attack)을 받지 않으므로 우수한 건식 에칭 선택도를 얻게 되어 충분한 공정 마진을 얻을 수 있다.
삭제
삭제
단계(S50)를 참조하면, 상기 패시베이션막(91) 상에 비어홀에 의해 노출된 드레인 전극(71)과 콘택되도록 ITO 등의 투명 도전 물질을 증착하고 포토리쏘그래피 방법으로 패터닝하여 화소 전극(51)을 형성한다. 이 때, 드레인 전극(71)을 구성하는 니켈은 투명 도전 물질인 ITO의 식각액에 대한 화학적 내구성이 높으므로 ITO 에칭시 어택에 기인하는 데이터 개방 등의 결함을 방지할 수 있다.
그후, 단계(S60)을 참조하면, 최종 어닐링을 수행한다. 그 결과, 소스 및 드레인 전극(71)의 하층인 니켈과 도핑된 비정질 실리콘층(81)의 계면의 오믹 특성을 향상시킨다. 상기에서 최종 어닐링 공정시 온도가 300℃ 정도로 수행할 수 있는 데, 이 경우, 소스 및 드레인 전극(71)의 하층인 니켈과 도핑된 비정질 실리콘층(81)의 계면에 매우 낮은 오옴 접촉 저항을 갖는 니켈-실리사이드(Ni-siliClde)가 형성된다.
삭제
본 발명의 다른 실시예를 간략하게 설명하면 다음과 같다.
F 계열의 가스를 에칭 가스로 사용하는 건식 에칭 공정에서, SiNx, Si, SiON 등과 금속 전극의 우수한 선택도의 구현을 위해 니켈(Ni) 박막 전극을 사용한다.
그리고, 데이터 라인 건식 에칭, 건식 에칭시 우수한 선택도를 이용하여 4 마스크 공정에 적용될 수 있다. 또한, TFT 또는 반도체 공정에서 우수한 전기 전도도와 오옴 접촉, 우수한 선택도를 갖는 대체 전극 물질로 사용될 수 있다.
상기한 바와 같이, 본 발명은 건식 에칭시 에칭 마진과 최적의 에칭 비법을 확보함으로써, 공정 기술의 축적, 생산율등 다양한 효과를 얻을 수 있고, 4 마스크 공정에서 우수한 에칭 공정 마진의 확보가 가능한 효과가 있다.
그리고, 본 발명은 반도체 공정에서 SF6 를 에칭 가스로 사용하는 공정에서 Ni/Al/Ni 박막 전극을 사용함으로써 매우 우수한 선택도와 전기 전도도를 얻을 수 있고, 반도체 공정에서 실리콘/금속 전극의 계면 특성의 향상과 저저항의 전극의 구현을 위하여 사용될 수 있는 효과가 있다.

Claims (6)

  1. 기판 상에 게이트 금속을 퇴적하고 패터닝하여 게이트 전극을 하는 단계,
    상기 기판 상에 게이트 전극을 덮도록 게이트 절연막을 형성하고 상기 게이트 절연막 상에 불순물이 도핑되지 않은 비정질 실리콘과 불순물이 도핑된 비정질 실리콘으로 구성된 활성화층을 적층하고 상기 게이트 전극과 대응하는 부분이 잔류하도록 사진 인쇄 및 에칭에 의해 패터닝하여 채널층과 반도체층을 형성하는 단계,
    상기 게이트 절연막 상에 상기 반도체층과 접촉되며 상층 및 하층에 니켈을 포함하는 다층의 소스/드레인 금속을 증착하고 패터닝하여 소스/드레인 전극을 형성하는 단계,
    상기 게이트 절연막 상에 실리콘질화물로 구성된 불활성화층을 상기 소스/드레인 전극을 덮도록 증착하고 패터닝하여 상기 드레인 전극을 노출시키는 접촉홀을 형성하는 단계,
    상기 불활성화층 상에 상기 접촉홀을 통해 상기 드레인 전극과 접촉되게 ITO막을 증착하고 패터닝하여 화소전극을 형성하는 단계,
    최종 어닐링을 300℃ 정도의 온도로 수행하여 상기 소스/드레인 전극을 이루는 상기 하층의 니켈과 상기 반도체층 사이에 오옴 접촉을 이루도록 실리사이드층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 게이트 금속으로 니켈/알루미늄/니켈(Ni/Al/Ni) 또는 알루미늄/니켈(Al/Ni) 이 사용되는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 소스/드레인 금속을 상온 50℃에서 습식 에칭이나 Cl 계열의 가스를 사용한 건식 에칭하여 패터닝하는 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 불활성화층에 접촉홀을 형성할 때 소스 가스로 SF6를 포함하는 식각 가스로 에칭하는 박막 트랜지스터의 제조 방법.
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