KR100645613B1

KR100645613B1 - 캐패시터 내장형 인쇄회로기판 및 그 제조 방법

Info

Publication number: KR100645613B1
Application number: KR1020040104210A
Authority: KR
Inventors: 김진철; 김민수; 오준록; 김태경
Original assignee: 삼성전기주식회사
Priority date: 2004-08-16
Filing date: 2004-12-10
Publication date: 2006-11-15
Also published as: CN1738513A; CN100521867C; KR20060016058A

Abstract

본 발명은 캐패시터층 또는 캐패시터 내장형 인쇄회로기판에 관한 것이다. 보다 구체적으로는, 본 발명은 적층형 폴리머 콘덴서층을 내장한 인쇄회로기판의 내부구조 및 그 제조방법에 관한 것으로서, 종래의 캐패시터 내장형 인쇄회로기판에 비해 단위면적당 높은 용량밀도를 구현 가능함으로써, 현재 내장되지 못하고 인쇄회로기판상에 실장되는 고용량 MLCC(Multi layered Ceramic Capacitor)을 포함하는 다양한 캐패시턴스값을 가지는 캐패시터를 인쇄회로기판 내부에 내장할 수 있는 캐패시터층 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.

캐패시터, 내장, 인쇄회로기판

Description

캐패시터 내장형 인쇄회로기판 및 그 제조 방법{A printed circuit board with embedded capacitors, and a manufacturing process thereof}

도 1a 내지 도 1e는 종래 기술의 한 예로서 따른 중합체 후막형 캐패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다.

도2 내지 도5d는 본 발명의 일 실시예에 따른 캐패시터 내장형 인쇄회로기판의 단면 및 그 제조 방법을 나타낸다.

도6a 내지 도6g는 본 발명의 다른 실시예에 따른 캐패시터 내장형 인쇄회로기판의 단면 및 그 제조 방법을 나타낸다.

도7a 내지 도7d는 본 발명의 또다른 실시예에 따른 캐패시터 내장형 인쇄회로기판의 단면 및 그 제조 방법을 나타낸다.

도8a 및 도8b는 본 발명의 또다른 실시예에 따른 캐패시터 내장형 인쇄회로기판의 단면 및 그 제조 방법을 나타낸다.

※ 도면의 주요 부분에 대한 설명

21a,21b : 폴리머 콘덴서층 22a,22b : 폴리머 시트

23a,23b : 전도체 31 : 다층 폴리머 콘덴서층

32 : 폴리머 시트 33 : 전도체

34 : 비아홀 35 : 회로패턴

41 : 패터닝된 CCL 42 : 보강기재

43 : 회로패턴 44 : 비아홀

51 : CCL 기판 52 : 절연층

53 : 동박 54 : 비아홀

61 : 회로패턴 62a,62b,62c : 패터닝된 CCL

63a,63b,63c : 회로패턴 64a,64b,64c : 절연층

65a,65b,65c : 프리프렉 66a,66b,66c,67 : 관통홀

71a,71b : 폴리머 콘덴서층 72a,72b : 폴리머 시트

73a,73b : 전도체 74 : 비아홀

75 : 대용량 캐패시터부 76 : 소용량 캐패시터부

77 : 회로 패턴

81 : 폴리머 콘덴서층 82 : 폴리머 시트

84 : 관통홀 85,85' : 블라인드 비아홀

86 : 회로 패턴

본 발명은 캐패시터층 또는 캐패시터 내장형 인쇄회로기판에 관한 것이다.

보다 구체적으로는, 본 발명은 적층형 폴리머 콘덴서층을 내장한 인쇄회로기판의 내부구조 및 그 제조방법에 관한 것으로서, 종래의 캐패시터 내장형 인쇄회로기판에 비해 단위면적당 높은 용량밀도를 구현 가능함으로써, 현재 내장화 되지 못하고 인쇄회로기판상에 실장되어 있는 고용량 MLCC(Multi layered Ceramic Capacitor)을 포함하는 다양한 캐패시턴스 값을 갖는 캐패시터를 인쇄회로기판 내부에 내장할 수 있는 캐패시터층 내장형 인쇄회로기판 및 그 제조 방법에 관한 것이다.

캐패시터는 전하의 형태로 에너지를 저장하는 소자로 직류전원의 경우 전하가 축적은 되지만 전류를 흐르지 않으며, 교류의 경우 전하가 충·방전되면서 캐패시터의 용량과 시간에 따른 전압의 변화에 비례하여 전류를 흐르게 하는 특성을 가지고 있다.

캐패시터의 이러한 특성을 이용하여 디지탈 회로, 아날로그 회로, 고주파회로 등의 전기·전자회로에서 커플링 및 디커플링(Coupling & Decoupling), 필터(Filter), 임피던스 매칭(Impedance Matching), 차지펌프(Charge Pump) 및 복조(Demodulation)등 다양한 목적으로 사용되는 필수적인 수동소자로써 일반적으로 칩, 디스크 등의 다양한 형태로 제조되어 인쇄회로 기판의 표면에 실장되어 사용되어 왔다.

그러나 전자기기의 소형화, 복합화에 따라, 인쇄회로기판에 수동소자들이 실장될 수 있는 면적이 작아지고, 또한 전자기기의 고속화에 따라 주파수가 높아짐에 따라, 수동소자와 IC사이에 도체 및 솔더(Solder)등 여러 가지 요인에 의해 발생하는 기생임피던스(Parasitic Impedence)가 여러 가지 문제를 일으킴에 따라, 이러한 문제점을 해결하기 위해 캐패시터를 인쇄회로기판 내부에 내장하려는 여러 시도가 인쇄회로기판업체 및 전자·전자부품업체를 중심으로 활발하게 진행되고 있다.

현재까지 대부분의 인쇄회로기판(PCB)의 표면에는 일반적인 개별 칩 저항(Discrete Chip Resistor) 또는 일반적인 개별 칩 캐패시터(Discrete Chip Capacitor)를 실장하고 있으나, 최근 저항 또는 캐패시터 등의 수동소자를 내장한 인쇄회로기판이 개발되고 있다.

이러한 수동소자 내장형 인쇄회로기판 기술은 새로운 재료(물질)와 공정을 이용하여 기판의 외부 혹은 내층에 저항 또는 캐패시터 등의 수동소자를 삽입하여 기존의 칩 저항 및 칩 캐패시터의 역할을 대체하는 기술을 말한다. 다시 말하면, 수동소자 내장형 인쇄회로기판은 기판 자체의 내층 혹은 외부에 수동소자, 예를 들어, 캐패시터가 묻혀 있는 형태로서, 기판 자체의 크기에 관계없이 수동소자인 캐패시터가 인쇄회로기판의 일부분으로 통합되어 있다면, 이것을 "내장형 캐패시터"라고 하며, 이러한 기판을 캐패시터 내장형 인쇄회로기판(Embedded Capacitor PCB)이라고 한다. 이러한 캐패시터 내장형 인쇄회로기판의 가장 중요한 특징은 캐패시터가 인쇄회로기판의 일부분으로 본래 갖추어져 있기 때문에 기판 표면에 실장할 필요가 없다는 것이다.

도 1a 내지 도 1e는 종래 기술의 한 예로서 따른 중합체 후막형 캐패시터를 내장한 인쇄회로기판의 제조 방법을 나타내는 도면들이다. 중합체 캐패시터 페이 스트를 도포하고 열 건조(또는 경화)시켜 중합체 후막형 캐패시터가 내장된 인쇄회로기판을 구현하게 된다.

제1 단계로서, FR-4로 이루어지는 PCB 내층(42)의 동박에 드라이 필름(dry film)을 입혀 노광 및 현상 공정을 거친 후에, 상기 동박을 식각하여 양(+)의 전극용 동박 (44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과 그 틈새(Clearance)를 형성하게 된다(도 1a 참조).

제2 단계로서, 상기와 같이 형성된 음(-)의 전극용 동박(43a, 43b)에 높은 유전상수의 세라믹 분말을 함유한 중합체로 이루어진 캐패시터 페이스트(45a, 45b)를 스크린 인쇄(Screen Printing) 기술을 이용하여 도포하고, 이후 이를 건조 또는 경화시킨다.(도 1b 참조). 여기서 스크린 인쇄는 스퀴지(squeeze)로 잉크 등의 매체를 스텐실(stencil) 스크린을 통과시켜서 기판 표면 상에 패턴을 전사하는 방법을 말한다.

이때 상기 캐패시터 페이스트(45a, 45b)는 상기 양(+)의 전극용 동박(44a, 44b) 및 음(-)의 전극용 동박(43a, 43b)과의 틈새까지 도포하게 된다.

다음에, 제3 단계로서, 은(Silver) 및 동(Copper)과 같은 도체 페이스트(Conductive Paste)를 스크린 인쇄 기술을 이용하여 양(+)의 전극(46a, 46b)을 형성시킨 후 건조 또는 경화시킨다. (도 1c 참조).

제4 단계로서, 상기 PCB의 내층(41)에 전술한 제1 단계 내지 제3 단계까지 진행된 캐패시터층을 절연체(47a, 47b) 사이에 삽입시킨 후 적층(Lamination)한다(도 1d 참조).

다음에, 제5 단계로서, 상기 적층된 제품에 도통홀(Through Hole; TH) 및 레이저 블라인드 비아홀(Laser Blinded Via Hole; LBVH)(49a, 49b)을 이용하여 기판의 내층에 있는 캐패시터를 기판 외부에 실장되어 있는 집적회로 칩(IC Chip; 52a, 2b)의 양(+)의 단자(51a, 51b)와 음(-)의 단자(5a, 5b)를 연결시켜 내장형 캐패시터 역할을 하게 한다(도 1e 참조).

이 외에도, 세라믹 충진 감광성 수지(Ceramic filled photo-dielectric resin)를 인쇄회로기판에 코팅(coating)하여 개별 내장형 캐패시터(embedded discrete type capacitor)를 구현하는 방법이 존재하는데, 미국 모토롤라(Motorola)사가 관련 특허 기술을 보유하고 있다. 이 방법은 세라믹 분말(Ceramic powder)이 함유된 감광성 수지를 기판에 코팅한 후에 동박(copper foil)을 적층시켜서 각각의 상부전극 및 하부전극을 형성하며, 이후에 회로 패턴을 형성하고 감광성 수지를 식각하여 개별 캐패시터를 구현한다.

또한, 인쇄회로기판의 표면에 실장되던 디커플링 캐패시터(Decoupling capacitor)를 대체할 수 있도록 인쇄회로기판 내층에 캐패시턴스 특성을 갖는 별도의 유전층을 삽입하여 캐패시터를 구현하는 방법이 존재하는데, 미국 산미나(Sanmina)사가 관련 특허 기술을 보유하고 있다. 이 방법은 인쇄회로기판의 내층에 전원전극 및 접지전극으로 이루어진 유전층을 삽입하여 전원 분산형 디커플링 캐패시터(Power distributed decoupling capacitor)를 구현한다.

전술한 기술들 별로 각각 여러 공정이 개발되고 있고, 각각의 공정에 따라 구현 방법에 차이가 있다.

하워드 등의 미국 특허 제5,079,069호, 발명의 명칭 "용량성 인쇄회로기판 및 그 제조 방법에 사용되는 캐패시터 박막"에는 "차용 캐패시터(borrowed capacitor)" 개념을 이용하여 다수의 소자와 연결되며, 도전층 사이에 유전층이 샌드위치된 상태의 리지드한 캐패시터 박막 층을 사용한 인쇄회로기판을 개시하고 있다.

또한, 시슬러 등의 미국 특허 제5,010,641호, 발명의 명칭 "다층 인쇄회로기판 제조 방법"에는 파워 플레인과 그라운드 플레인 사이에 샌드위치된 완전 경화된 유전체층과, 반경화된 유전층 외에 회로 패턴이 형성된 컴포넌트를 적층함으로써 바이패스 캐패시터가 불필요하도록 하는 다층 인쇄회로기판 제조 방법을 개시하고 있다.

전술한 종래 기술에 의한 캐패시터 내장형 인쇄회로기판은 칩 형태의 캐패시터를 인쇄회로기판의 일부에 내장시키거나, 또는 한 장의 시트(sheet) 형태의 유전체 층을 인쇄회로기판을 구성하는 층들 사이에 삽입하는 형태를 이룬다.

그러나, 전술한 종래 기술에 의해 제조된 캐패시터 내장 인쇄회로기판들의 경우 그 용량 밀도가 단위 인치당 0.5 내지 3 nF 정도로서, 이러한 용량 밀도로는 현재 인쇄회로기판 상에 실장되는 있는 캐패시터를 완전히 내장하는데 한계가 있고, 따라서 수동 부품 실장 면적을 줄이는데도 한계가 있다.

종래의 캐패시터 내장형 인쇄회로기판에 비해 단위면적당 높은 용량 밀도를 구현함으로써 현재 내장되지 못하고 인쇄회로기판 상에 실장되어야 하는 고용량 MLCC(Multi layered Ceramic Capacitor) 등의 고 밀도 캐패시터도 인쇄회로기판 내 에 내장하기 위한 기술이 요구된다.

본 발명은 위와 같은 문제점을 해결하기 위해, 다층으로 구성된 유전체 층을 포함하는 인쇄회로기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 종래의 캐패시터 내장형 인쇄회로기판에 비해 높은 용량 밀도를 갖는 캐패시터를 내장할 수 있는 인쇄회로기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 기판상의 수동부품 실장면적을 크게 줄일 수 있는 인쇄회로기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

또한, 본 발명은 한정된 두께를 갖는 인쇄회로기판 내에 캐패시턴스를 다양하게 설계할 수 있는 캐패시터 내장형 인쇄회로기판 및 그 제조 방법을 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 캐패시터 내장형 인쇄회로기판 제조방법은, 패터닝된 전도체를 포함하는 복수의 폴리머 시트로 구성된 다층 폴리머 콘덴서층을 형성하는 단계; 양면 CCL에 회로패턴 및 층간 연결을 위한 비아홀이 형성하여 패터닝된 CCL을 준비하는 단계; 상기 폴리머 콘덴서층의 일면에 상기 패터닝된 CCL을 적층하는 단계; 및 상기 폴리머 콘덴서층에 비아홀 및 회로 패턴을 형성하는 단계 를 포함하는 것을 특징으로 한다.

본 발명의 다른 실시예에 따른 캐패시터 내장형 인쇄회로기판 제조방법은, 패터닝된 전도체를 포함하는 복수의 폴리머 시트로 구성된 다층 폴리머 콘덴서층을 형성하는 단계; 상기 폴리머 콘덴서층에 비아홀을 형성하는 단계; 도금에 의해 상기 비아홀을 충진하고 회로 패턴을 형성하는 단계; 양면 CCL에 비아홀 및 회로 패턴을 형성하여 패터닝된 CCL을 준비하는 단계; 상기 폴리머 콘덴서층의 일면 또는 양면에 절연층을 적층하는 단계; 상기 절연층 상에 상기 패터닝된 CCL을 적층하는 단계; 상기 기판에 층간 전기 접속을 위한 비아홀을 형성하는 단계; 및 도금에 의해 상기 비아홀 내부를 충진하고 기판 외층에 회로 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.

본 발명의 일 실시예에 따른 캐패시터 내장형 인쇄회로기판은, 패터닝된 전도체를 포함하는 복수의 폴리머 시트를 적층한 형태이며, 연결을 위한 비아홀이 형성된 다층 폴리머 콘덴서층; 및 상기 다층 폴리머 콘덴서층의 일면 또는 양면에 적층되며, 회로패턴 및 층간 연결을 위한 비아홀이 형성된 회로층을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.

이하 도면을 참조하여 본 발명을 보다 상세히 설명한다.

도2 내지 도5d은 본 발명에 따른 캐패시터 내장형 인쇄회로기판의 제조 방법을 나타낸다.

도2에서, 넓은 평판형의 높은 유전율을 갖는 폴리머 시트(22)에 알루미늄 또 는 구리 등의 전도체(23)를 소정 패턴으로 패터닝하여 폴리머 콘덴서층(21)을 형성한다.

전도체(23)를 패터닝하는 방법으로는 스퍼터링 등의 드라이(dry) 프로세스가 사용될 수도 있고, 스크린 프린팅 등의 웨트(wet) 프로세스가 사용될 수 도 있다.

도3a와 같이 각각 소정의 전도체(23a,23b)가 패터닝된 복수의 폴리머 콘덴서층(21a,21b)들을 배열하고 이들을 함께 적층한다. 도3a에 도시된 바와 같이 각 폴리머 콘덴서층(21a,21b)에 형성된 전도체 패턴(23a,23b)은 적층된 캐패시터 형태를 형성하도록 그 위치가 서로 시프트 되도록 형성하여야 한다. 도3a에는 전도체 패턴(23a,23b)이 좌우로 시프트된 것으로 도시되어 있으나, 상하 또는 임의의 방향으로 시프트할 수 있다.

선택적으로, 일단 폴리머 콘덴서층(21a)에 전도체(23a)를 형성한 뒤, 추가적인 폴리머 콘덴서층(21b)을 적층하고, 여기에 전도체(23b)를 적층하여도 된다.

또한, 도3a에는 2개의 폴리머 콘덴서층(21a,21b)을 적층한 것으로 표현하고 있으나, 요구되는 캐패시턴스 값에 따라 폴리머 콘덴서층의 적층수를 조절할 수 있다.

보다 구체적으로 설명하면, 일반적으로 캐패시턴스는 캐패시터의 면적과 두께에 의해 각각 달리 구현되며, 아래 수학식 1과 같이 계산된다.

여기서,

은 유전체의 유전상수(dielectric constant),

은 8.855×10^-8 값을 갖는 상수, A는 유전체의 표면적, 그리고 D는 유전체의 두께를 나타낸다. 즉, 고용량의 캐패시터를 구현하기 위해서는 유전체의 유전상수가 높아야 하며, 유전체 두께가 얇으면 얇을수록, 그리고 표면적이 넓을수록 높은 용량을 갖는 캐패시터를 얻을 수 있다. 적층되는 폴리머 콘덴서층 수가 많으면, 유전체의 표면적이 넓어지는 효과를 가져오므로 캐패시턴스가 증가하고, 폴리머 콘덴서층 수가 적으면 캐패시턴스 값이 낮은 캐패시터가 된다. 따라서, 본 발명에서는 폴리머 콘덴서 층의 적층수로 조절함으로써 인쇄회로기판에 내장되는 캐패시터의 용량을 조절할 수 있다.

도3b는 수개의 평판형 폴리머 콘센서층이 적층되어 형성된 다층 폴리머 콘덴서층(31)의 단면을 나타낸다. 단층 폴리머 콘덴서층을 적층함으로써 형성된 다층 폴리머 콘덴서층(31)에는 고유전율 폴리머 시트(32)에 소정의 형태로 패터닝된 전도체(33)가 삽입되는 형태가 된다.

도4에서, FR-4등의 보강기재(42) 및 그 양면에 적층된 동박으로 이루어지는 CCL 기판에 레이저 드릴링 또는 기계적 드릴링에 의해 소정 위치에 비아홀(44)을 형성하고, 비아홀(44) 내부를 도금 등의 방법으로 충진한다. 그리고 나서, CCL 기판의 양면에 드라이 필름(dry film)을 입혀 노광 및 현상 공정을 거친 후에, 상기 동박을 에칭하여 회로 패턴(43)을 형성하여 패터닝된 CCL(41)을 준비한다.

회로 패턴(43) 형성에는 에칭 및 도금을 적절히 혼합한 다양한 방법이 사용될 수 있다. 또한, CCL 기판으로는 보강기재가 FR-4인 것 뿐만 아니라, 인쇄회로기판의 용도에 따른 적절한 재질의 CCL 기판이 사용될 수 있다.

도5a에서, 도3b의 다층 폴리머 콘덴서층(31)과 패터닝된 CCL(41)을 적층한다.

도5b에서, 다층 폴리머 콘덴서층(31)에 층간 연결을 위한 비아홀(34)을 형성하고, 비아홀(34) 내부를 도금에 의해 또는 충진재로 충진한다. 그리고 나서, 다층 폴리머 콘덴서층(31)의 상부에 도금 등의 방법으로 동박을 형성하고, 드라이 필름(dry film)을 입혀 노광 및 현상한 후에, 동박을 에칭하여 회로 패턴(35)을 형성한다. 회로 패턴(35)의 형성에는 에칭 이외에도 에칭 및 도금을 적절히 혼합한 다양한 방법이 사용될 수 있다.

도5c에서, 다층 폴리머 콘덴서층(31) 위에 절연층(52) 및 동박(53)으로 구성된 또다른 단면 기판(51) 예컨대 RCC(Resin Coated Copper)를 적층한다.

그리고 나서, 도5d에서, 단면 기판(51)에 비아홀(54)을 가공하고, 드라이 필름을 입혀 노광 및 현상한 후에, 동박을 에칭하여 회로 패턴(53)을 형성한다.

도5d에 도시된 바와 같이, 본 발명에 따른 콘덴서 내장형 인쇄회로기판은 인쇄회로기판 내부에 다층의 고전율 유전체 폴리머 시트(31)가 삽입된 구조를 갖는다.

도6a 내지 도6f은 본 발명의 또다른 실시예에 따른 캐패시터 내장형 인쇄회로기판의 제조 방법을 나타낸다.

도2, 도3a, 도3b에 도시된 방법으로 완성된 다층 폴리머 콘덴서층(31)에 도6a에 도시된 바와 같이 소정의 위치에 드릴링에 의해 비아홀(34)을 가공한다. 드릴링 방법으로는 레이저 드릴링이 바람직하다.

도6b에서, 다층 폴리머 콘덴서층(31)의 양면에 감광성 필름을 라미네이션하고, 소정의 패턴이 형성된 마스크를 대고 노광하여 필름 패턴을 형성한 뒤에 무전해 도금 및 전해 도금을 수행하여 회로 패턴(61)을 형성한다. 회로 패턴(61) 형성과 동시에 비아홀(34)의 내벽은 도금에 의해 충진된다.

그리고 나서, 다층 폴리머 콘덴서층(31) 형성 공정과 병렬로 도6c에 도시된 바와 같은 회로 패턴(63a,63b)이 형성된 패터닝된 CCL(62a,62b)을 준비한다. 패터닝된 CCL(62a,62b)은 절연층(64a,64b)의 양면에 동박층이 형성된 CCL의 양면에 에칭 레지스트 패턴을 형성한 뒤 에칭하거나, 도금 레지스트 패턴을 형성한 뒤에 도금함으로써 형성될 수 있다.

도6d와 같이, 도6b의 비아홀(34) 형성된 다층 폴리머 콘덴서층(31)의 양면에 층간 절연을 위한 절연층 예컨대, 프리프렉(65a,65b)를 적층하고, 그 위에 패터닝 된 CCL(62a,62b)을 레이업한 뒤에 가압한다.

도6e에서, 패터닝된 CCL(62a,62b)의 회로 패턴(63a,63b)과 다층 폴리머 콘덴서층(31) 상에 형성된 회로 패턴(61)을 전기적으로 도통시키기 위한 관통홀(66a,66b)를 가공한다. 그리고 나서, 도금에 의해 관통홀(66a,66b) 내부를 도전재로 충진한다.

도6f에서, 추가적으로 회로층을 적층하기 위해 도6e에 도시된 기판의 일면에 층간 절연을 위한 절연층, 예컨대 프리프렉(65c) 및 패터닝된 CCL(62c)를 적층하고 가압한다. 패터닝된 CCL(62c)은 절연층(64c) 및 그 위에 형성된 회로 패턴(63c)으로 구성된다.

도6g에서, 레이저 드릴링에 의해 추가적층된 CCL(62c)상의 회로 패턴을 다른 층의 회로 패턴들과 연결하기 위한 관통홀(66c)을 가공하고, 기판 전체를 관통하는 관통홀(67)을 가공한 다음 관통홀(66c,67)의 내부를 도금에 의해 도전성 충진재로 충진한다.

도6g에 도시된 바와 같이, 본 발명에 따른 콘덴서 내장형 인쇄회로기판은 인쇄회로기판 내부에 다층의 고전율 유전체 폴리머 시트(31)가 삽입된 구조를 갖는다.

이상 도6a 내지 6g를 참조하여 다층 폴리머 콘덴서층(31)의 양쪽으로 회로층을 적층하는 공정을 설명하였으나, 실시예에 따라 필요에 따라 다층 폴리머 콘덴서층(31)의 한쪽에만 추가층을 적층하거나, 또는 위와 같은 공정을 반복하여 필요한 만큼의 추가적인 프리프렉 및 회로층을 적층할 수 있음은 물론이다.

도7a 내지 도7d는 본 발명의 또다른 실시예에 따른 콘덴서 내장형 인쇄회로기판의 제조방법을 나타낸다.

앞선 실시예들과 마찬가지로, 도7a와 같이 넓은 평판형의 높은 유전율을 갖는 폴리머 시트(72a,72b) 각각에 알루미늄 또는 구리 등의 전도체(73a,73b)를 소정 패턴으로 패터닝하여 폴리머 콘덴서층(71a,71b)을 형성한다.

각각 소정의 전도체(73a,73b)가 패터닝된 복수의 폴리머 콘덴서층(71a,71b)들을 배열하고 이들을 함께 적층한다. 선택적으로, 일단 폴리머 콘덴서층(71a)에 전도체(73a)를 형성한 뒤, 또다른 폴리머 콘덴서층을 적층하고, 여기에 폴리머 콘덴서층(71a)의 전도체(73b)와 시프트된 전도체 패턴을 형성하는 식으로 적층하여도 된다.

도7a에 도시된 바와 같이, 폴리머 콘덴서층(71a)과 폴리머 콘덴서층(71b)을 비교하여 보면 폴리머 콘덴서층(71b)의 전도체 패턴(73b)는 폴리머 콘덴서층(71a)의 전도체 패턴(73a)에서 소정의 패턴이 생략되어 있다.

도7a에 도시된 폴리머 콘덴서층(71a,71b)을 각각 서로 시프트 시켜서 복수개 적층하면 도7b에 도시된 바와 같은 단면을 갖는 다층 폴리머 콘덴서층(77)이 된다. 즉, 일부분(75)은 전도체 패턴의 일부는 폴리머 콘덴서층(77)의 두께 방향 전체에 걸쳐 분포하지만, 일부분(76)은 폴리머 콘덴서층(77)의 두께 방향으로 일부에만 분포하게 된다.

그리고 나서, 도7c와 같이 드릴링에 의해 비아홀(74)을 형성하고, 도7d에 도시된 바와 같이 도금에 의해 비아홀(74)을 충진하고 동시에 회로 패턴(77)을 형성한다. 그리고 나서, 도7d에 도시된 다층 폴리머 콘덴서층의 양면에 회로 패턴이 형성된 CCL 및 절연층을 차례로 적층함으로써 캐패시터가 내장된 인쇄회로기판을 형성할 수 있다.

이와 같은 방식으로 하여 하나의 제한된 두께를 갖는 다층 폴리머 콘덴서층(77) 내에 다양한 값을 갖는 캐패시터를 구현할 수 있으므로, 매우 높은 설계 자유도를 가질 수 있다.

보다 구체적으로 설명하면, 캐패시터의 캐패시턴스 값은 수학식 1과 같이 캐패시터의 전극의 면적에 비례한다. 본 발명에 따른 다층 폴리머 콘덴서층은 평판형 캐패시터를 접어놓은 형태이므로 적층되는 폴리머 콘덴서층의 수를 증가시키면, 결과적으로 평판형 캐패시터의 전극의 면적을 증가시키는 것과 같은 효과를 갖기 때문에 캐패시턴스 값도 증가하게 된다.

도7b에서, 높은 캐패시턴스 값이 요구되는 부분(75)에는 많은 수의 전도체 층을 구성하고 전극을 연결함으로써 고용량의 캐패시터를 구현하고, 낮은 캐패시턴스 값이 요구되는 부분(76)에는 적은 층수의 전도체 패턴을 구성하여 저용량의 캐패시터를 구현할 수 있다.

또한, 다층 폴리머 콘덴서층에 형성되는 전도체 패턴의 면적을 조절함으로써, 고용량의 캐패시터가 요구되는 부분에는 전도체 패턴의 면적을 넓게 설계하고, 저용량의 캐패시터가 요구되는 부분에는 전도체 패턴의 면적을 좁게 설계함으로써 제한된 두께 및 면적을 갖는 다층 폴리머 콘덴서 내에 원하는 용량의 캐패시터를 자유롭게 설계할 수 있다.

도8a 및 도8b는 본 발명의 또다른 실시예에 따른 다층 폴리머 콘덴서층의 단면을 나타낸다.

도7a와 같이 형성된 폴리머 콘덴서층을 적층한 후에, 도8a에 도시된 바와 같이, 기판의 두께 방향 전체에 전도체 패턴이 삽입되어 있는 곳에는 관통홀(84)을 형성하고, 저용량의 캐패시터를 구현하기 위한 전도체 패턴이 삽입되어 곳에는 블라인드 비아홀(85,85')을 형성한다. 관통홀(84)은 레이저 드릴링으로 형성하고, 블라인드 비아홀(85)은 레이저의 강도를 비아홀(85)의 깊이에 맞게 적절히 조절함으로써 형성할 수 있다.

도8b에서, 도금에 의해 비아홀(84,85,85') 내부를 충진하고, 다층 폴리머 콘덴서층(81)의 외부에 회로 패턴(86)을 형성한다.

그리고 나서, 앞선 실시예들과 마찬가지로 도8b에 도시된 다층 폴리머 콘덴서층의 양면에 회로 패턴이 형성된 CCL 및 절연층을 차례로 적층함으로써 캐패시터가 내장된 인쇄회로기판을 형성할 수 있다.

본 발명의 인쇄회기판 및 그 제조 방법에 따르면, 기존 캐패시터 내장형 기판에 비해 높은 용량밀도(100 nF/mm² 이상)를 가지게 되어 현재 전자회로에서 기판상에 실장되어 적용되는 높은 용량값을 가지는 캐패시터까지 기판 내부에 형성할 수 있다.

또한, 본 발명의 인쇄회기판 및 그 제조 방법에 따르면, 기판상의 수동부품 실장면적을 크게 줄일 수 있을 뿐만 아니라, 종래의 방법에 대비하여, 캐패시터의 용량을 폴리머층과 전극층의 면적 뿐만 아니라 적층수로도 조절 가능하게 되어 설계의 자유도를 높일 수 있다.

또한, 본 발명의 인쇄회기판 및 그 제조 방법에 따르면, 한정된 두께를 갖는 인쇄회로기판 내에 다양한 캐패시턴스 값을 갖는 캐패시터를 내장할 수 있다.

본 발명의 인쇄회기판 및 그 제조 방법은, 종래의 캐패시터 내장기판과 마찬가지로 캐패시터와 칩간의 기생 인덕턴스를 줄일 수 있어 IC의 고속화에 따른 신호의 왜곡 및 에러를 최소화하는 효과를 그대로 유지할 수 있다.

이상 본 발명을 실시예를 통해 설명하였으나, 본 발명의 범위가 상기 실시예로 한정되는 것이 아니며 본 발명의 범위 내에서 다양한 변형이 가능하다. 본 발명의 범위는 이하의 특허청구범위의 해석에 의해서만 한정된다.

Claims

패터닝된 전도체를 포함하는 복수의 폴리머 시트로 구성된 다층 폴리머 콘덴서층을 형성하는 단계;

양면 CCL에 회로패턴 및 층간 연결을 위한 비아홀이 형성하여 패터닝된 CCL을 준비하는 단계;

상기 폴리머 콘덴서층의 일면에 상기 패터닝된 CCL을 적층하는 단계; 및

상기 폴리머 콘덴서층에 비아홀 및 회로 패턴을 형성하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제1항에 있어서,

상기 다층 폴리머 콘덴서층을 형성하는 단계는,

고유전율 폴리머 시트에 전도체를 패터닝하는 단계; 및

상기 폴리머 시트에 추가적인 폴리머 시트를 적층하고 상기 추가적인 폴리머 시트에 전도체를 패터닝하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제1항에 있어서,

상기 다층 폴리머 콘덴서층을 형성하는 단계는,

전도체가 패터닝된 폴리머 시트를 제공하는 단계; 및

전도체가 패터닝된 또다른 폴리머 시트를 상기 폴리머 시트에 적층하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제1항에 있어서,

상기 폴리머 콘덴서층에 비아홀 및 회로 패턴을 형성하는 단계는,

상기 폴리머 콘덴서층의 소정 위치에 비아홀을 형성하는 단계;

상기 폴리머 콘덴서층의 비아홀 내부에 도전재를 충진하는 단계; 및

상기 폴리머 콘덴서층에 회로 패턴을 형성하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제1항에 있어서,

소정수의 단면 CCL을 상기 기판의 일면 또는 양면에 적층하는 단계; 및

상기 적층된 단면 CCL에 비아홀 및 회로 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
패터닝된 전도체를 포함하는 복수의 폴리머 시트로 구성된 다층 폴리머 콘덴서층을 형성하는 단계;

상기 폴리머 콘덴서층에 비아홀을 형성하는 단계;

도금에 의해 상기 비아홀을 충진하고 회로 패턴을 형성하는 단계;

양면 CCL에 비아홀 및 회로 패턴을 형성하여 패터닝된 CCL을 준비하는 단계;

상기 폴리머 콘덴서층의 일면 또는 양면에 절연층을 적층하는 단계;

상기 절연층 상에 상기 패터닝된 CCL을 적층하는 단계;

상기 폴리머 콘덴서층, 상기 절연층 및 상기 패터닝된 CCL을 포함하는 기판에 층간 전기 접속을 위한 비아홀을 형성하는 단계; 및

도금에 의해 상기 비아홀 내부를 충진하고 기판 외층에 회로 패턴을 형성하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제6항에 있어서,

상기 다층 폴리머 콘덴서층을 형성하는 단계는,

고유전율 폴리머 시트에 전도체를 패터닝하는 단계; 및

상기 폴리머 시트에 추가적인 폴리머 시트를 적층하고 상기 추가적인 폴리머 시트에 전도체를 패터닝하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제6항에 있어서,

상기 다층 폴리머 콘덴서층을 형성하는 단계는,

전도체가 패터닝된 폴리머 시트를 제공하는 단계; 및

전도체가 패터닝된 또다른 폴리머 시트를 상기 폴리머 시트에 적층하는 단 계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제6항에 있어서,

상기 폴리머 콘덴서층에 비아홀 및 회로 패턴을 형성하는 단계는,

상기 폴리머 콘덴서층의 소정 위치에 비아홀을 형성하는 단계;

상기 폴리머 콘덴서층의 비아홀 내부에 도전재를 충진하는 단계; 및

상기 폴리머 콘덴서층에 회로 패턴을 형성하는 단계;

를 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
제6항에 있어서,

상기 절연층 상에 상기 패터닝된 CCL을 적층하는 단계와 상기 폴리머 콘덴서층, 상기 절연층 및 상기 패터닝된 CCL을 포함하는 기판에 층간 전기 접속을 위한 비아홀을 형성하는 단계 사이에,

비아홀 및 회로 패턴이 형성된 추가적인 패터닝된 CCL을 준비하는 단계;

상기 기판의 일면 또는 양면에 절연층을 적층하는 단계;

상기 절연층 위에 상기 패터닝된 CCL을 적층하는 단계;

상기 적층된 CCL에 층간 접속을 위한 관통홀을 형성하는 단계; 및

상기 관통홀 내부를 도전재로 충진하는 단계;

를 더 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판 제조방법.
패터닝된 전도체를 포함하는 복수의 폴리머 시트를 적층한 형태이며, 연결을 위한 비아홀이 형성된 다층 폴리머 콘덴서층; 및

상기 다층 폴리머 콘덴서층의 일면 또는 양면에 적층되며, 회로패턴 및 층간 연결을 위한 비아홀이 형성된 회로층;

을 포함하는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
제11항에 있어서,

상기 다층 폴리머 콘덴서층에는 외부의 전원라인 또는 접지라인과의 연결을 위한 비아홀이 형성되어 있는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
제11항에 있어서,

상기 복수의 폴리머 콘덴서 층 각각에 패터닝된 전도체는 층마다 교대로 시프트된 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.
제11항에 있어서,

상기 복수의 폴리머 콘덴서 층에 패터닝된 전도체는 각 폴리머 콘덴서 층마다 서로 다른 패턴을 갖는 것을 특징으로 하는 캐패시터 내장형 인쇄회로기판.