KR100637947B1

KR100637947B1 - 데이터의 순차적 니블 버스트 오더링메모리 장치 및 그 방법

Info

Publication number: KR100637947B1
Application number: KR1020047008745A
Authority: KR
Inventors: 제프리더블유. 잔젠
Original assignee: 미크론 테크놀로지,인코포레이티드
Priority date: 2001-12-07
Filing date: 2002-12-05
Publication date: 2006-10-23
Also published as: WO2003050690A2; WO2003050690A3; EP1454322A2; AU2002362048A8; US7085912B2; US20040162935A1; US20030110348A1; US7340584B2; US6775759B2; TW200300882A; KR20040063985A; CN100517497C; US20060190677A1; TWI226535B; JP4238136B2; JP2005512262A; AU2002362048A1; CN1618104A

Abstract

메모리 장치는 다수의 메모리 셀들의 배열 그리고 정보를 읽어내고 메모리 셀로 기록 및 읽어내기를 위한 주변 장치들로 구성된다. 상기 주변 장치들은 어드레스를 식별하기 위한 어드레스 정보의 제 1 부분에 대응하는 디코드 회로를 포함하고 그리고 오더를 식별하기 위한 어드레스 정보의 제 2 부분에 대응한다. 상기 어드레스는 읽기 어드레스 또는 쓰기 어드레스에 의하고 그리고 상기 오더는 각각 읽기 데이터 또는 쓰기 데이터를 위한 오더가 된다. 상기 주변 장치들은 또한 또 다른 어드레스 정보의 부분에 대해 리오더링 비트들을 위한 읽기 순차기 회로와 쓰기 순차기 회로 모두를 포함한다. 두 개의 프리페치 스텝들 또는 작동들에서 메모리 배열로부터 하나의 워드를 출력하거나 또는 읽어내는 것을 포함하는 그러한 메모리 장치의 작동 방법이 설명되었다.

Description

데이터의 순차적 니블 버스트 오더링메모리 장치 및 그 방법{SEQUENTIAL NINBBLE BURST ORDERING FOR DATA}

본원 발명은 메모리 장치에 관한 것으로, 보다 상세히는, 메모리 장치의 밖으로 그리고 메모리 장치 내로 정보를 읽기 위한 회로와 방법에 관한 것이다.

컴퓨터 디자이너들은 더 빠른 컴퓨터의 디자인을 허용할 더 빠른 메모리 장치들을 위해 지속적으로 연구하고 있다. 컴퓨터 작동 속도에서 상당한 제한은 읽기 또는 쓰기 데이터 전송과 같은, 프로세서와 메모리 회로 간의 데이터 전송을 위해 요구되는 시간이다. 동적 랜덤 액세스 메모리(DRAM), 동기화 동적 랜덤 액세스 메모리(SDRAM), 플래쉬 메모리 등과 같은 메모리 장치는 특히 하나 이상의 배열(array)내에 배열된 다수의 메모리 셀들을 포함하고, 각 배열은 행과 열로 구성된다. 각 메모리 셀은 프로세서가 데이터의 한 비트를 저장하고 검색할 수 있는 곳을 제공하고, 때때로 메모리 비트 또는 m-bit 라고 불린다. 상기 프로세서가 메모리 셀 내 데이터에 보다 빨리 액세스 할 수 있게 되면, 그만 큼 더 빠르게 데이터를 이용한 프로그램을 실행하거나 또는 계산을 수행할 수 있다.

도 1은, 부분적으로, 특정 컴퓨터 시스템 구조를 도시한다. 중앙 처리 유닛(CPU) 또는 프로세서(10)는 프로세서 버스(12)에 연결되고, 이는 차례로 시스템 또는 메모리 컨트롤러(14)에 연결된다. 상기 메모리 컨트롤러(14)는 확장 버스(16)로 연결된다. 상기 메모리 컨트롤러(14)는 상기 프로세서(10)와 메모리 장치(18)간에서 인터페이스 회로와 같이 역할 한다. 상기 프로세서(10)는 상기 메모리 컨트롤러(14)에 의해 수신되고 번역되는 어드레스와 명령을 내보낸다. 상기 메모리 컨트롤러(14)는 명령 신호들을 다수의 명령 라인들(20)을 통해, 그리고 어드레스들은 다수의 어드레스 라인들(22)들을 통해 메모리 장치(18)로 보내도록 한다. 이러한 명령 신호들은 당업자에게 잘 알려져 있고 그리고 DRAM, RAS(열 어드레스 스트로브), CAS(행 어드레스 스트로브), WE(쓰기 가능) 그리고 OE(출력 가능), 그 외의 것들의 경우를 포함한다. 한 클락 신호가 또한 CLK 라인들(24)을 통해 제공된다. 프로세서-발행 명령과 어드레스에 대응하여, 데이터가 데이터패스 라인들(26)을 통해 상기 컨트롤러(14)와 상기 메모리(18) 사이에서 전송된다.

DRAM 메모리(18)와 같은 메모리 장치를 가능하게 하고, 상기 메모리 장치가 상기 배열(array)로부터 데이터를 검색할 수 있도록 하는 데 필요한 시간 보다 더 빨리 동작하는 것으로서 외부 장치에 연결되기 위한 방법들이 있다. 이러한 방법들은 파이프라인과 프리페치(prefetch) 동작 방법을 포함한다. 상기 파이프라인 방법은 내부 처리를 다수의 단계들로 나누고 그리고 순차적으로 각 단계를 통해 한 데이터 유닛과 관련된 정보를 처리한다. 각 단계에서 처리가 병렬적으로 동시에 수행되고, 그 결과 데이터가 상기 장치로부터 출력이 될 수 있는 속도는 데이터가 상기 배열로부터 검색되는 속도보다 더 빠를 수 있다. 상기 프리페치 방법에서, 모든 내부 처리는 병렬적으로 수행되고 그리고 병렬/직렬 변환이 입력/출력 섹션에서 수행된다.

파이프라인 그리고 프리페치 방법 모두는 예를 들어, 버스트 모드 동작을 지원하도록 사용될 수 있다. 상기 버스트 모드 동작은 데이터 스트링에 대한 시작 주소가 상기 메모리 장치로 제공되는 동작 모드이다. 상기 메모리로부터 판독되어지거나 메모리로 기록되어질 상기 데이터 스트링은 제각기 한 클락 신호와 함께 동기적으로 출력 또는 입력된다.

역사적으로, 동기식 DRAM은 인터리브(interleave)와 순차적 버스트 모드 동작 모두를 지원해 왔다. 진보된 DRAM 기술 표준은 4-비트 또는 8-비트 내부 프리페치를 지원하기 위해 8-비트 외부 프리페치와 능력을 갖는 것으로 알려져 있다. 4-비트 내부 프리페치에서, 상기 순차적 읽기 또는 쓰기는 한계에 접하며 그리고 아래의 테이블 1에 의해 설명되는 것과 같이 실현하기가 어렵다.

테이블 1

Starting Address	Internal Bits [0 1 2 3]	Internal Bits [4 5 6 7]
0	0 1 2 3	4 5 6 7
1	1 2 3 4	5 6 7 0
2	2 3 4 5	6 7 0 1
3	3 4 5 6	7 0 1 2
4	4 5 6 7	0 1 2 3
5	5 6 7 0	1 2 3 4
6	6 7 0 1	2 3 4 5
7	7 0 1 2	3 4 5 6

테이블 1에서 보이는 것과 같이 시작 어드레스 0과 4를 제외하고, 상기 순차적 버스트는 비용을 추가하게 하는 8-비트 내부 버스트 없이는 실행될 수 없거나 대기 시간을 늘리는 이중 프리패칭이 없이는 실행될 수 없다.

기존의 인터리브 버스트 모드는 4-비트 내부 프리페치를 지원하나 일부 응용 프로그램들을 여전히 순차적 타입의 액세스 버스트 모드를 이용한다. 하나의 해결책은 읽기(판독) 버스트를 항상 인덱스 0에서 시작하고 데이터 순서에 따르는 것이다. 이 같은 해결 방법은 인덱스 0에 저장된 워드가 다음으로 중요한 워드가 될 때에만 허용 가능하다는 것이다. 상기 중요한 워드가 다른 위치에서 인덱스 되기라도 한다면 대기 시간이 발생하게 된다.

따라서 새로운 구조에 대한 부가적 비용 또는 대기 시간 없이, 그 같은 새로운 구조를 위한 8-비트 그리고 4-비트 내부 프리페치들 모두를 가능하게 하기 위한 방법 및 장치가 필요하다.

본원 발명은 정보를 읽어 내고 그리고 메모리 셀로 정보를 기록하기 위한 다수의 메모리 셀들의 배열(어레이)와 주변 장치를 포함하는 메모리 장치에 관한 것이다. 상기 주변 장치들은 어드레스를 식별하기 위한 어드레스 정보의 제 1 부분에 응답하며 그리고 오더를 식별하기 위한 어드레스 정보의 제 2 부분에 더욱 응답하는 디코드 회로를 포함한다. 상기 어드레스는 읽기 어드레스 또는 쓰기 어드레스이고, 그리고 상기 오더는 각각 데이터를 읽기(판독) 또는 쓰기(기록) 오더 이다.

본원 발명은 또한 판독 순서기 (설정 순서에 따라 작동을 자동으로 제어하는 장치)회로 또는 기록 순서기 회로와 판독 순서기 회로 모두를 포함하여, 어드레스 정보의 다른 부분에 응답하여 상기 메모리로 기록 하거나 그로부터 판독하기 위해 비트들을 리오더링(reordering) 하도록 한다. 상기 필요한 어드레스 정보는 어드레스 순서기에 의해 상기 순서기 회로로 보내진다.

본원 발명은 또한 두 개 이상의 프리페치 동작으로 메모리 배열(어레이)로부터 워드를 읽는 방법에 관한 것이며, 상기 프리페치 동작의 오더가 어드레스 비트에 의해　조정되거나 상기 어드레스 비트의 조정하에 두 n-비트 바이트로 한 워드를 기록함으로써 조정된다.

본원 발명의 한 실시 예에서는, 상기 새로운 버스트 시퀀스가, 예를 들어, 8-비트 버스트를 각 버스트 연속 이내의 순차적 인터리브를 갖는 두 개의 4-비트 버스트로 쪼개는 것이다. 이와 같이 함으로써 상기 8-비트 버스트가 상기 메모리 장치로부터 출력이 되도록 요구되기 전에 메모리 배열로부터 4-비트 버스트들 각각이 출력이 되는 것을 가능하게 한다. 이 같은 동작을 수행하기 위해, 대부분 가장 중요한 칼럼 어드레스 비트들(예를 들어 CA3-CAi)은 어느8-비트 버스트가 선택되었는지를 식별시킨다. 그러한 어드레스 비트들은 상기 어드레스 정보의 제 1 부분이라 하여 질 수 있다. 상기 어드레스 정보의 제 2 부분이라 하여지는 어드레스 비트 CA2는 두 개의 4-비트 버스트들 중 어는 버스트가 상기 메모리 배열로부터 먼저 페치되는 가를 식별하도록 사용된다. CA0 그리고 CA1 은 그 후 프리-페치된 4-비트 중 어느 비트가 먼저 주장 되고, 남은 3 비트가 상기 첫 번째 비트로부터 순차적 오더로 출력 될 것인가를 식별하도록 사용될 수 있다.

도 1 은 전형적인 컴퓨터 시스템 구조의 기능적 블록 다이어그램이다.

도 2 는 본원 발명을 실시 할 수 있는 DRAM을 위한 구조의 단순화된 블록 다이어그램이다.

도 3A 그리고 3B는 각각 4비트 내부 프리페치를 이용하여 완성된 8-비트 외부 프리페치 그리고 8-비트 내부 프리페치를 이용하여 완성된 8-비트 외부 프리페치의 시간 다이어그램이다.

도 4는 본원 발명이 사용될 수 있는 컴퓨터 시스템의 단순화된 블록 다이어그램이다.

진보된 DRAM 기술(ADT)은 8-비트 외부 프리페치를 구체화 하고 4 또는 8 비트 내부 프리페치를 지원한다. 특정 DRAM은 순차적 그리고 인터리브 된 버스트 모드 동작을 지원한다. 그러나 순차적 인터리브는 이중 펌프된 4-비트 내부 프리페치 DRAM 구조를 지닌 DRAM과 호환되지 않는다. 본원 발명은 새로운 버스트 오더링 순서가 순차적-유사 버스트 순서를 요구하는 응용을 위한 다중 내부 프리페치 구조를 지원하는 것을 허용한다. 본원 발명은 인터리브들을 요구하는 응용을 위해 인터리브의 순차적 타입을 허용하고, 그리고 가장 중요한 워드로 먼저 접근함을 제공한다.

도 2로 돌아가서, 도 2는 본원 발명의 실현을 가능하게 하는 DRAM 을 위한 구조의 단순화된 블록 다이어그램을 도시한다. 상기 DRAM 메모리 장치(29)는 명령 버스 또는 명령 라인들 그리고 어드레스 버스 또는 어드레스 라인에 응답하는 명령/어드레스 입력 버퍼(30)로 구성된다. 명령 디코더와 순서기(32) 그리고 어드레스 순서기(34)가 각각 상기 명령/어드레스 입력 버퍼(30)에 응답한다.

뱅크 어드레스 디코더(36)가 상기 어드레스 순서기(34)에 응답하고, 뱅크 제어 로직(38)이 상기 뱅크 어드레스 디코더(36)에 응답한다. 일련의 열 래치/디코더/드라이버(40)가 상기 뱅크 제어 로직(38)과 상기 어드레스 순서기(34)에 응답한다. 네 개의 열 래치/디코더/드라이버(40)가 있으며, 하나의 열 래치/디코더/드라이버(40)가 메모리 배열(42) 각각을 위해 제공된다. 도 2에서는 뱅크(0) 내지 뱅크(3)로 표시된 네 개의 메모리 배열이 있으며, 뱅크(1-3) 각각에 하나씩 제공된다.

칼럼 래치/디코드 회로(44)는 어드레스 순서기(34)에 응답한다. 상기 칼럼 래치/디코드 회로(44)는 칼럼 어드레스 CA3-CAi의 최상위 비트를 수신하고, 본 실시 예에 있어 "i"는 9와 같다. 최상위 비트 CA3-CAi는 상기 어드레스의 제 1 부분으로서 생각되고 그리고 읽혀질 워드를 식별하기 위해 사용된다. 상기 칼럼 래치/디코드 회로(44)는 또한 최하위 칼럼 어드레스 비트들 CA0-CA2 중의 하나를 수신한다. 본원 발명 실시 예에서, 상기 칼럼 래치/디코드 회로(44)는 상기 칼럼 어드레스 비트 CA2를 수신하고, 이는 상기 어드레스의 제 2 부분으로 간주된다. 상기 판독되어질 식별된 워드는, 예를 들어, 8-비트 워드 이다. 상기 워드는 두 개의 4-비트 바이트들로 읽힐 것이고 그리고 상기 어드레스의 제 2 부분은 어떠한 제 1 그리고 제 2의　 n-비트 바이트 들이 먼저 읽히는지를 식별한다.

입력/출력(I/O) 게이팅 회로(46)는 상기 칼럼 래치/디코드 회로(44)에 응답하며, 상기 각각의 메모리 배열(42)내에서 센스 증폭기에 결합된다.

상기 DRAM(29)은 쓰기(기록) 작업 또는 읽기(판독) 작업을 위해 다수의 데이터 패드(48)를 통해 액세스 된다. 쓰기 작업을 위해, 데이터 패드(48) 상의 데이터는 수신기(50)에 의해 수신되고 입력 레지스터들(52)로 패스된다. 기록 순서기 회로(54)는 예를 들어, 칼럼 어드레스 비트 CA0-CA1에 응답하여 각각 8-비트 바이트로 구성된 두 개의 4-비트 바이트를 오더한다. 상기 오더된 바이트는 다음에 I/O 게이팅 회로(46)를 통해 상기 메모리 배열(42)로의 입력을 위해 기록 래치 및 드라이버 회로(56)로 입력된다. 메모리 배열들(42)로부터 판독되어질 데이터는 I/O 게이팅 회로(46) 를 통해 판독 래치(58)로 출력된다. 상기 판독 래치(58)로부터, 정보가 예를 들어, 칼럼 어드레스 비트 CA0-CA1 에 응답하여 판독 데이터를 오더 하는 판독 순서기 회로(60)로 입력된다. 상기 오더 된 데이터는 그 후 드라이버들(64)을 통해 상기 데이터 패드들(48)쪽으로 그리고 출력 멀티플렉서(mux)(62)로 출력된다.

상기 명령/어드레스 입력 버퍼(30), 명령 디코더 그리고 순서기(32), 어드레스 순서기(34), 뱅크 어드레스 디코더(36), 뱅크 제어 로직(38), 열 래치/디코더/드라이버들(40), 칼럼 래치/디코드 회로(44), I/O 게이팅 회로(46), 수신기(50), 입력 레지스터들(52), 쓰기 시퀀서 회로(54), 쓰기 래치 그리고 드라이버 회로(56), 읽기 래치(58), 읽기 연속 회로(60), 출력 멀티플렉서(62) 그리고 드라이버(64)는 메모리 배열의 셀내로 정보를 쓰고 그로부터 정보를 읽어내기 위한 다수의 주변 장치들로 간주된다. 상기 다수의 주변 장치에 대한 설명은 본원 발명의 바람직한 실시 예와 관련한 설명으로서 본원 발명의 범위를 제한하고자 함이 아니다.

일반적으로, 상기 읽기 순서기 회로(60)의 목적은 최하위 어드레스 비트 CA0-CA2 일부에 응답하여 읽기 워드의 프리페치된 부분을 리오더 하는 것이다. 이 실시 예에서는 CA0 그리고 CA1 이 사용된다.

다음의 테이블은 한 워드 부분의 오더링 그리고 한 실시 예에 따른 순차적 버스트 모드 동작을 위한 각 프리페치 부분(그룹) 내의 비트의 오더링을 설명한다. 상기 제 1 의 n-비트 프리페치(이 실시예에서, CA2에 의해 식별된 제 1의 4-비트 프리페치)는 다음과 같이 CA0 그리고 CA1에 의해 더욱 식별되는 상기 시작 어드레스에 따라 리오더 된다.

삭제

동작 시, 읽기 명령이 수신될 때, 상기 뱅크 어드레스 입력 BA0 그리고 BA1 상의 값(뱅크 0-1)이 상기 메모리 배열(42)중의 하나를 선택한다. 그 후 각 메모리 배열(42) 내에서 행 또는 열을 식별시키는 어드레스 정보가 수신된다. 입력CA3-CAi(이 실시 예에서 "i"는 9와 같다)에서 제공된 상기 어드레스가 시작 칼럼 위치를 선택한다. 도 2에서, CA3-CA9가 워드의 어느 부분이 먼저 읽히는지를 식별할 목적으로 상기 칼럼 래치/디코드 회로(44)로 입력된다. 예를 들어, CA2가 0으로 세트 될 때, 상기 제 1의 n-비트 프리페치는 내부 비트 0,1,2 그리고 3을 포함하고 그리고 상기 제 2 의 n-비트 프리페치는 내부 비트 4,5,6 그리고 7을 포함한다. 상기 비트 CA0 그리고 CA1은 읽기 순차기 회로(60)로의 입력된다. 이 같은 정보가 시작 어드레스를 식별시키어 그 결과 상기 비트들이 리오더 될 수 있도록 하며, 그 결과 가장 중요한 워드가 상기 멀티플레서(62)에 의해 먼저 출력이 될 수 있도록 한다. 예를 들어, CA2가 0로 세트되고, CA1은 0으로 그리고 CA0은 0으로 세트되는 때(즉, 시작 어드레스 0), 상기 제 1의 n-비트 프리페치 내의 내부 비트들은 0,1,2,3 의 순서이고 그리고 상기 제 2의 n-비트 프리페치 내의 상기 내부 비트들은 4,5,6,7 의 순서이다. CA2가 0으로 세트되는 반면 CA1은 1로 세트되고 그리고 CA0 은 0(즉, 시작 어드레스 2)으로 세트되면, 상기 제 1의 n-비트 프리페치 내의 내부 비트들은 2,3,0,1의 순서 그리고 상기 제 2 의 n-비트 프리페치 내의 내부 비트들은 6,7,4,5 의 순서이다.

쓰기 작업의 경우, 상기 뱅크는 읽기 작업에서와 동일한 방법으로 식별된다. 이와 유사하게, 상기 시작 칼럼 어드레스는 동일한 방법으로 식별된다. 입력 CA0-CA1에서 이용 가능한 신호들은 설명된 바와 같이 비트를 리오더 하는 쓰기 순서기(54)로의 입력된다. 도 2가 쓰기 순서기 회로(54) 그리고 읽기 순서기 회로(60) 모두를 도시하고 있으마, 상기 메모리는 단지 읽기 순서기 회로(60)와 함께 만으로 동작할 수 있다.

도 3A는 4-비트 내부 프리페치를 이용하는 8-비트 외부 프리페치를 위한 시간 다이어그램이다. 보이는 것과 같이, 상기 읽기 대기 시간 이후에, 출력 패드에서 이용 가능한 상기 데이터는 상기 워드가 두 개의 4 비트 바이트로부터 만들어 짐에도 불구하고 8-비트 바이트로서 출현된다. 상기 제 1 의 8-비트 바이트가 데이터 패드에서 이용 가능하며, 다음의 8-비트 바이트가 도면에서 보이는 것과 같이 두 개의 4-비트 프리페치들로 내부적으로 처리될 수 있다. 이와 대조적으로, 도 3B에서, 상기 8-비트 바이트는 한 스텝으로 상기 메모리로부터 프리페치 된다.

도 3A에서 설명된 시간 다이어그램은 4-비트 이중 펌프된 배열을 위한 시간 다이어그램이다. 상기 배열은 상기 I/O 주파수의 1/4 주파수로 작동한다. 상기 메모리 장치가 외부 데이터 페드로 데이터를 출력시키기 이전에 데이터의 모든 8비트들이 데이터 스크램블(예를 들어, 리오더링하는 것)에 이용될 수 있는 것은 아니기 때문에, 상기 데이터 스크램블(즉, 리오더)은 4비트 경계 상에서 수행되어야만 한다. 이는 지원될 수 있는 최대 데이터 주파수에 제한을 가져다 준다.

도 3B에서 설명된 타이밍 다이어그램은 8-비트 단일 펌프된 배열을 도시한다. 그 배열은 I/O 주파수의 1/8 주파수로 작동된다. 데이터를 데이터 패드로 출력시키기 이전에 모든 8비트들이 데이터 스크램블을 위해 이용 가능하므로, 상기 출력 스크램블은 하나의 8 비트 바이트로 완성될 수 있도록 한다. 상기 최대 데이터 주파수는 기억 장치가 제한 요소가 되지 않으므로 크기를 조정할 수 있다.

본원 발명의 장점은 어떠한 부가적 장치 대기 시간 추가 없이 낮은 가격으로 4-비트 내부 프리페치들을 지원하는 능력을 포함하고, 상기 시스템에 의해 필요로 되는 상기 중요한 워드는 우선 출력되며, 인터리브 버스트를 지원하지 않는 응용을 위한 순차적 타입 버스트가 가능하다.

본원 발명은 또한 두 개 이상의 프리페치 작업으로 메모리 배열로부터 워드를 읽는 방법에 관한 것으로, 이 때 상기 프리페치 작업의 오더는 하나 이상의 어드레스 비트에 의해 조정된다. 본원 발명은 또한 한 어드레스 비트에 응답하여 다수의 메모리 배열로부터　두 개의 1/2 n-비트 프리페치로 n-비트 워드를 출력 시키는 방법에 대한 것이기도 하다. 본원 발명은 또한 메모리 배열로부터 워드의 제 1 부분을 프리페칭 하고, 그리고 어드레스 비트에 의해 결정된 오더로 상기 메모리 배열로부터 워드의 제 2 부분을 프리페칭 함으로 구성되는 방법에 관한 것이다.

도 4는 본원 발명이 실시되는 컴퓨터 시스템(110)의 한 실시 예에 대한 블록 다이어그램이다. 상기 컴퓨터 시스템(110)은 프로세서 또는 중앙 처리 유닛(CPU)(112), 메모리 서브시스템(114), 그리고 확장 버스 컨트롤러(116)를 포함한다. 상기 메모리 서브시스템(114) 그리고 확장 버스 컨트롤러(116)는 지역 버스(118)를 통해 프로세서(112)에 결합된다. 상기 확장 버스 컨트롤러(116)는 또한 하나 이상의 확장 버스(120)에 결합되고, 대용량 저장 장치, 키보드, 마우스, 그래픽 어댑터, 그리고 멀티미디어 어댑터들과 같은 다양한 주변 장치들이 부착된다. 프로세서(112)와 메모리 서브시스템(114)은 단일 칩 상에 집적된다.

상기 메모리 서브시스템(114)은 다수의 신호 라인들(129,130,129a, 130a, 129b, 130b, 129c 그리고 130c)을 통해 다수의 메모리 모듈(125,126)로 결합되는 메모리 컨트롤러(124)를 포함한다. 다수의 데이터 신호 라인들(129,129a, 129b, 129c)은 상기 메모리 컨트롤러(124) 그리고 메모리 모듈(125, 126)에 의해 사용되어 데이터 DATA를 교환 할 수 있도록 한다. 어드레스들 ADDR은 다수의 어드레스 신호 라인들(132)을 통하여 신호로 보내지며, 클락 신호들 CLK는 클락 라인(130, 130a, 130b, 130c 그리고 133)을 통하여 적용되고, 명령들 CMD 는 다수의 명령 신호 라인들(134)을 통하여 신호로 보내진다. 상기 메모리 모듈들(125,126)은 다수의 메모리 장치(136-139, 136'-139') 그리고 레지스터(141, 141') 각각을 포함한다. 메모리 장치(136-139, 136'-139') 각각은 고속 동기화 메모리 장치이다. 단지 두 개의 메모리 모듈들(125,126) 그리고 관련된 신호 라인들(129-129c, 130-130c)이 도 5에 도시되고 있으나, 그 수에는 제한이 없다.

메모리 모듈들(125,126)을 메모리 컨트롤러(124)로 결합하는 다수의 신호 라인들(129-129c,130-130c,132,133,134)은 메모리 버스(143)로서 알려져 있다. 상기 메모리 버스(143)는 당업자에게 잘 알려진 예를 들어, 칩 선택 라인들과 같은 부가적 신호 라인들을 가지지만, 이는 설명을 간략하게 하기 위해 도시되지 않았다. 메모리 버스(143)에 연결되는 메모리 장치들(136-139,136'-139')의 각 칼럼은 메모리 랭크(memory rank)로서 알려져 있다. 일반적으로, 도 4에서 설명된 것 같은 단일 측면 메모리 모듈은 메모리의 단일 랭크를 포함한다. 그러나 메모리의 두 개의 랭크들을 포함하는 이중 측면 메모리 모듈들이 또한 사용될 수 있기도 하다.

읽기 데이터는 상기 클락 신호 CLK로 직렬로 동기화 되어 출력되고, 이는 다수의 클락 신호 라인들(130,130a, 130b, 130c)에 걸쳐 구동된다. 읽기 데이터는 상기 클락 신호 CLK에 직렬로 동기화 되어 입력되며, 이는 상기 메모리 컨트롤러(124)에 의해 다수의 클락 신호 라인들(130,130a, 130b, 130c)에 걸쳐 구동된다. 명령들 그리고 어드레스들이 클락 신호 CLK를 사용하여 클락 되며, 상기 클락은 메모리 모듈(125, 126) 각각의 레지스터(141, 141')를 가로질러 터미네이터(148)로 메모리 컨트롤러에 의해 구동된다. 상기 명령, 어드레스 그리고 클락 신호 라인들(134, 132, 133) 각각은 상기 메모리 모듈(125, 126) 각각의 레지스터(141, 141') 각각으로 직접 결합된다. 상기 레지스터들(141,141')은 각각 메모리 모듈(125,126)의 상기 메모리 장치(136-139,136'-139')로 분배되기 전에 그러한 신호들로 버퍼 한다.

Claims

메모리 장치로서,

- 메모리 셀들의 다수의 배열(array), 그리고

- 상기 메모리 셀들 내로 정보를 기록하고 그로부터 읽어내기 위한 다수의 주변 장치들을

포함하고, 상기 주변 장치는

- 상기 메모리 셀들로 기록되거나 또는 그로부터 읽혀지는 워드를 식별하기 위해, 어드레스 정보의 제 1 부분에 응답하는 디코드 회로로서, 상기 식별된 워드 한 부분 이상이 판독되거나 기록을 요하는 오더(order)를 식별하기 위해, 상기 어드레스 정보의 제 2 부분에 더욱 응답하며, 상기 식별된 워드 부분들 각각이 다수의 데이터 비트들로 이루어지고, 순차적 버스트 모드 동작을 위해 각 부분이 특정 그룹의 데이터 비트로 구성되는 상기 디코드 회로;

-상기 어드레스 정보의 한 비트 이상을 경로 배정(routing)하기 위한 어드레스 순서기(sequencer); 그리고

-상기 어드레스 순서기에 응답하여, 상기 식별된 워드 각 부분 내 상기 다수의 데이터 비트를 오더(order)하도록 하는 순서기 회로로 구성됨을 특징으로 하는 특징으로 하는 데이터의 순차적 니블 버스트 오더링 메모리 장치.
제 1 항에 있어서, 이 때 상기 순서기 회로는 읽기 순서기 회로 그리고 기록 순서기 회로의 하나 이상을 포함하는 것을 특징으로 하는 메모리 장치.
제 2 항에 있어서, 상기 식별된 워드의 제 1 부분 내의 데이터 비트들에 대한 상기 특정 그룹 순서가 상기 식별된 워드의 제 2 부분 내 데이터 비트들의 상기 특정 그룹 순서와 동일한 것임을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 어드레스 순서기가 상기 순서기 회로로 칼럼 어드레스 비트 CA0 그리고 CA1를 경로 배정(routing)함을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 디코드 회로는 상기 워드를 식별하기 위한 칼럼 어드레스 비트 CA3- CAi에 응답하고, 그리고 상기 식별된 워드 하나 이상의 부분이 판독되거나 기록되어지는 상기 순서를 식별하기 위해, 칼럼 어드레스 비트 CA2에 응답함을 특징으로 하는 메모리 장치.
제 1 항에 있어서, 상기 메모리 장치가 동적 랜덤 액세스 메모리(DRAM)임을 특징으로 하는 메모리 장치.
메모리 장치로서,

- 메모리 셀들의 다수의 배열(array), 그리고

- 상기 메모리 셀들 내로 정보를 기록하고 그로부터 읽어내기 위한 다수의 주변 장치들을

포함하고, 상기 주변 장치는

- 상기 메모리 셀들로 기록되거나 또는 그로부터 읽혀지는 워드를 식별하기 위해, 어드레스 정보의 제 1 부분에 응답하는 디코드 회로로서, 상기 워드의 부분들이 판독되는 오더(order)를 식별하기 위해, 상기 어드레스 정보의 제 2 부분에 더욱 응답하며, 상기 식별된 워드 부분들 각각이 다수의 데이터 비트들로 이루어지고, 순차적 버스트 모드 동작을 위해 각 부분이 특정 그룹의 데이터 비트로 구성되는 상기 디코드 회로;

-상기 어드레스 정보의 한 비트 이상을 경로 배정(routing)하기 위한 어드레스 순서기(sequencer)(설정 순서에 따라 작동을 자동으로 제어하는 장치); 그리고

-상기 어드레스 순서기에 응답하여, 상기 다수의 배열로부터 수신된 다수의 데이터 비트들을 오더(order)하도록 하는 판독 순서기 회로로 구성됨을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 메모리 장치.
제 7 항에 있어서, 상기 어드레스 순서기가 칼럼 어드레스 비트 CA0 그리고 CA1를 상기 순서기 회로로 경로 배정함을 특징으로 하는 메모리 장치.
제 7 항에 있어서, 상기 디코드 회로가 읽혀질 워드를 식별하기 위해 칼럼 어드레스 비트 CA3 내지 CAi에 응답하며, 상기 워드의 부분들이 읽혀지는 오더(order)를 식별하기 위해 칼럼 어드레스 비트CA2에 응답함을 특징으로 하는 메모리 장치.
제 9 항에 있어서, 상기 워드는 n-비트 바이트로 판독되며, 이때 n이 4임을 특징으로 하는 메모리 장치.
제 7 항에 있어서, 상기 어드레스 순서기에 응답하는 순서기 회로를 부가적으로 포함함을 특징으로 하는 메모리 장치.
제 7 항에 있어서, 기 메모리 장치가 동적 랜덤 액세스 메모리(DRAM)임을 특징으로 하는 메모리 장치.
시스템으로서,

- 프로세서,

- 상기 프로세서에 응답하는 메모리 컨트롤러,

- 상기 메모리 컨트롤러 와 상기 프로세서를 상호 연결하는 제 1 버스,

- 다수의 메모리 장치, 그리고,

-상기 메모리 컨트롤러와 상기 다수의 메모리 장치를 상호 연결하기 위한 제 2 버스를 포함하며,

상기 메모리 장치 각각이;

- 메모리 셀들의 다수의 배열(array), 그리고

- 상기 메모리 셀들 내로 정보를 기록하고 그로부터 읽어내기 위한 다수의 주변 장치들을

포함하고,

상기 주변 장치는;

- 상기 메모리 셀들로 기록되거나 또는 그로부터 읽혀지는 워드를 식별하기 위해, 어드레스 정보의 제 1 부분에 응답하는 디코드 회로로서, 상기 식별된 워드 한 부분 이상이 판독되거나 기록을 요하는 오더(order)를 식별하기 위해, 상기 어드레스 정보의 제 2 부분에 더욱 응답하며, 상기 식별된 워드 부분들 각각이 다수의 데이터 비트들로 이루어지고, 순차적 버스트 모드 동작을 위해 각 부분이 특정 그룹의 데이터 비트로 구성되는 상기 디코드 회로;

-상기 어드레스 정보의 한 비트 이상을 경로 배정(routing)하기 위한 어드레스 순서기(sequencer)(설정 순서에 따라 작동을 자동으로 제어하는 장치); 그리고

-상기 어드레스 순서기에 응답하여, 상기 식별된 워드 각 부분 내 상기 다수의 데이터 비트를 오더(order)하도록 하는 순서기 회로로 구성됨을 특징으로 하는 특징으로 하는 데이터의 순차적 니블 버스트 오더링 메모리 장치 포함의 시스템.
제 13 항에 있어서, 상기 순서기 회로는 읽기 순서기 회로 그리고 쓰기 순서기 회로의 하나 이상을 포함하는 것임을　 특징으로 하는 시스템.
제 14 항에 있어서, 상기 식별된 워드의 제 1 부분 내의 데이터 비트들의 상기 특정 그룹의 오더(order)가 상기 식별된 워드의 제 2 부분 내의 상기 특정 그룹의 오더와 같은 것임을 특징으로 하는 시스템.
제 13 항에 있어서, 상기 어드레스 순서기가 상기 순서기 회로로 칼럼 어드레스 비트 CA0 그리고 CA1 의 경로를 배정하는 것임을 특징으로 하는 시스템.
제 13 항에 있어서, 상기 디코드 회로가 상기 워드를 식별하기 위해 칼럼 어드레스 비트 CA3 내지 CAi에 응답하며, 그리고 상기 식별된 워드의 하나 이상의 부분들이 판독되거나 기록되는 오더(order)를 식별하기 위해 칼럼 어드레스 비트 CA2에 응답함을 특징으로 하는 시스템.
제 13 항에 있어서, 상기 다수의 메모리 장치들이 다수의 동적 랜덤 어드레스 메모리들(DRAM)을 포함함을 특징으로 하는 시스템.
시스템으로서,

- 프로세서,

- 상기 프로세서에 응답하는 메모리 컨트롤러,

- 상기 메모리 컨트롤러 그리고 상기 프로세서를 상호 연결하는 제 1 버스,

- 다수의 메모리 장치, 그리고,

- 상기 메모리 컨트롤러와 다수의 메모리 장치를 상호 연결하기 위한 제 2 버스를 포함하며,

상기 각 메모리 장치가;

- 메모리 셀들의 다수의 배열(array), 그리고

- 상기 메모리 셀들 내로 정보를 기록하고 그로부터 읽어내기 위한 다수의 주변 장치들을

포함하고,

상기 주변 장치는;

- 상기 메모리 셀들로 기록되거나 또는 그로부터 읽혀지는 워드를 식별하기 위해, 어드레스 정보의 제 1 부분에 응답하는 디코드 회로로서, 상기 워드의 부분들이 판독되는 오더(order)를 식별하기 위해, 상기 어드레스 정보의 제 2 부분에 더욱 응답하며, 상기 식별된 워드 부분들 각각이 다수의 데이터 비트들로 이루어지고, 순차적 버스트 모드 동작을 위해 각 부분이 특정 그룹의 데이터 비트로 구성되는 상기 디코드 회로;

-상기 어드레스 정보의 한 비트 이상을 경로 배정(routing)하기 위한 어드레스 순서기(sequencer)(설정 순서에 따라 작동을 자동으로 제어하는 장치); 그리고

-상기 어드레스 순서기에 응답하여, 상기 다수의 배열로부터 수신된 다수의 데이터 비트들을 오더(order)하도록 하는 판독 순서기 회로로 구성됨을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 메모리 장치 포함의 시스템.
제 19 항에 있어서, 상기 어드레스 순서기가 상기 순서기 회로로 칼럼 어드레스 비트 CA0 그리고 CA1의 경로를 배정함을 특징으로 하는 시스템.
제 19 항에 있어서, 상기 디코드 회로가 상기 판독될 워드를 식별하기 위해 칼럼 어드레스 비트 CA3 내지 CAi에 응답하며, 그리고 상기 워드 부분들이 판독되는 오더(order)를 식별하기 위해 칼럼 어드레스 비트 CA2에 응답함을 특징으로 하는 시스템.
제 21 항에 있어서, 상기 워드는 n-비트 바이트로 판독되며, 이때 n이 4임을 특징으로 하는 시스템.
제 19 항에 있어서, 상기 어드레스 순서기에 응답하는 쓰기 순서기 회로를 부가적으로 포함함을 특징으로 하는 시스템.
제 19 항에 있어서, 상기 다수의 메모리 장치들이 다수의 동적 랜덤 액세스 메모리(DRAM)들을 포함함을 특징으로 하는 시스템.
데이터의 순차적 니블 버스트 오더링 방법으로서,

- 한 어드레스 비트에 응답하여 다수의 메모리 배열(array)들로부터 두 개의 1/2 n-비트 프리페치(prefetch)로 n-비트 워드를 출력하고, 그리고

-상기 어드레스 비트 이외 다른 어드레스 비트에 응답하여 n-비트 프리페치 각각의 비트들을 리오더링(reordering)함을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 방법.
제 25 항에 있어서, 상기 어드레스 비트 그리고 상기 다른 어드레스 비트들이 최소 유효 칼럼 어드레스 비트 중의 어느 것이라도 포함할 수 있음을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 방법.
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데이터의 순차적 니블 버스트 오더링 방법으로서,

- 메모리 배열로부터 워드의 제 1 부분을 프리페치하고, 그리고,

- 상기 메모리 배열로부터 상기 워드의 제 2 부분을 프리페치 하며, 이 때, 상기 제 1 그리고 제 2 부분들은 한 어드레스 비트에 의해 결정되고,

- 상기 어드레스 비트 이외의 다른 어드레스 비트들에 응답하여 상기 제 1 그리고 제 2 부분들 각각의 비트들을 리오더링(reordering)함을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 방법.
제 28 항에 있어서, 상기 어드레스 비트 그리고 상기 다른 어드레스 비트는 상기 칼럼 어드레스 비트들 CA0부터 CA2 중의 어느 것이라도 포함할 수 있음을 특징으로 하는 데이터의 순차적 니블 버스트 오더링 방법.
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