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KR100620311B1 - 반도체 집적회로 - Google Patents

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Publication number
KR100620311B1
KR100620311B1 KR1020047003472A KR20047003472A KR100620311B1 KR 100620311 B1 KR100620311 B1 KR 100620311B1 KR 1020047003472 A KR1020047003472 A KR 1020047003472A KR 20047003472 A KR20047003472 A KR 20047003472A KR 100620311 B1 KR100620311 B1 KR 100620311B1
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KR
South Korea
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stage
circuit
column
semiconductor substrate
differential
Prior art date
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KR1020047003472A
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Inventor
오카무라준이치
Original Assignee
쟈인 에레쿠토로닉스 가부시키가이샤
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Filing date
Publication date
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Abstract

반도체 집적회로에 있어서, 고주파에서 발진할 수 있는 링 발진 회로에서 다상 클록 신호 배선을 인출하는 경우, 다상 클록 신호 배선의 불균일 부유용량에 의해 야기되는 클록위상정밀도(clock phase accuracy)의 악화 및 기판면적의 증대가 억제된다. 반도체 집적회로는 링형태로 접속되어 발진동작을 행하고, 복수의 열로 분할되어 반도체 기판에 배치되며, m을 2에서 N까지의 범위내의 임의의 정수로 하여, 각 열에 있어서, 제 (m-1) 단의 증폭회로와 제 m 단의 증폭회로가 서로 인접하지 않도록 배치된, N을 자연수로 하는 N단의 증폭회로, 및 상기 복수의 열 중에서 하나의 열에 배치된 상기 증폭회로에서 복수의 출력신호를 각각 인출하는 복수의 배선을 구비하는 것을 특징으로 한다.
집적회로, 증폭회로, 다상 클록 신호, 차동 링 발진 회로, 부유용량

Description

반도체 집적회로{SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 일반적으로 반도체 집적회로에 관한 것이고, 특히 다상 클록 신호를 발생시키는 링 발진 회로를 포함하는 반도체 집적회로에 관한 것이다.
최근, 장비간의 신호전송에 있어서, 고속의 소진폭 시리얼신호를 이용한 시스템이 채용되고 있다. 이 시스템은, 디지털신호를 패러렐로 전송하는 기술에 비해, 단지 적은 수의 케이블이 요구되는 것 이외에, 디지털신호전송의 과정에서 야기되는 전자파장애(EMI: Electromagnetic interference)를 감소시킬 수 있다.
고속의 시리얼통신을 실현하기 위해, 베이스클록신호에 동기하여 등간격의 위상차를 갖는 다상의 부클록신호(본원에 있어서, 다상 클록 신호라 함)를 이용함으로써 패러렐 데이터를 시리얼 데이터로 변환하는 패러렐-시리얼 변환회로가 송신측에 제공된다. 따라서, 다상 클록 신호를 발생시키고 상기 다상 클록 신호를 패러렐-시리얼 변환회로로 공급하는 다상 클록 발생회로를 제공할 필요가 있다.
다상 클록 발생회로로서, 예컨대, 다단의 지연 차동 반전 증폭 회로가 링형상으로 서로 접속되어 구성된 전압 또는 전류 제어 차동 링 발진 회로가 이용된다. 상기에 언급된 차동 링 발진 회로를 이용함으로써, 등간격의 위상차를 갖는 다상 클록 신호는 다단의 지연 차동 반전 증폭 회로로부터 용이하게 인출될 수 있다. 고속의 차동 링 발진 회로로부터 정확하게 등간격의 위상차를 갖는 다상 클록 신호를 발생시키기 위해, 다단의 지연 차동 반전 증폭 회로의 부하를 균등하게, 또한 다상 클록 신호 배선의 부유용량을 균등하게 할 필요성이 있다.
종래에는, 각 단의 지연 차동 반전 증폭 회로의 부하를 균등하게 하기 위해, 차동 링 발진 회로를 구성하는 N단의 지연 차동 반전 증폭 회로가 반도체 기판 상에 2열로 배치되었고, 각 열에서, 연속하는 지연 차동 반전 증폭 회로가 서로 인접하게 배치되도록 하는 배열이 이루어진다. 이 배열에 의해, N단의 지연 차동 반전 증폭 회로의 한 회로의 출력과 그 다음의 회로의 입력 사이의 배선에 있어서 지연을 최소화하여, 고주파에서 발진할 수 있는 차동 링 발진 회로를 실현하는 것이 가능하다.
그러나, 등간격의 위상차를 갖는 다상 클록 신호를 출력하고 고속의 시리얼통신을 실현하기 위해 요구되는 차동 링 발진 회로에 있어서, 일반적으로 다상 클록 신호는 교대지연 차동 반전 증폭 회로의 출력으로부터 인출된다. 따라서, 신호는 2열로 배치된 지연 차동 반전 증폭 회로의 각 열로부터 인출된다. 결과적으로, 종래의 배열과 배선에 따르면, 한 열의 다상 클록 신호에 대한 배선길이가 타 열의 배선길이보다 길어, 다상 클록 신호 배선의 전체 부유용량을 균일하게 행하는 것이 어려웠다. 또한, 다상 클록 신호 배선의 배치가 차동 링 발진 회로의 주변에서 비교적 넓은 면적에서 행해졌다. 이러한 이유로 인해, 반도체 기판의 면적이 확대되는 문제점이 발생하였다.
따라서, 상기 언급된 문제점의 실시형태에서, 본 발명의 목적은, 고주파에서 발진할 수 있는 링 발진 회로에서 다상 클록 신호 배선을 인출하는 경우, 다상 클록 신호 배선의 불균일 부유용량에 의해 야기되는 클록위상정밀도(clock phase accuracy)의 악화 및 기판면적의 증대를 억제하는 반도체 집적회로를 제공하는 것이다.
상기에 언급된 문제점을 해결하기 위해, 본 발명의 제1 실시형태에 따른 반도체 집적회로는, 링형태로 접속되어 발진동작을 행하고, 복수의 열로 분할되어 반도체 기판에 배치되며, m을 2에서 N까지의 범위내의 임의의 정수로 하여, 각 열에 있어서, 제 (m-1) 단의 증폭회로와 제 m 단의 증폭회로가 서로 인접하지 않도록 배치된 N단의 증폭회로(N은 자연수); 및 상기 복수의 열 중에서 하나의 열에 배치된 상기 증폭회로에서 복수의 출력신호를 각각 인출하는 복수의 배선을 구비한다.
또한, 본 발명의 제2 실시형태에 따른 반도체 집적회로는, 링형태로 접속되어 발진동작을 수행함으로써 등위상 간격을 갖는 M상클록신호를 출력하는 N단의 증폭회로로서(M 및 N은 자연수이고, M≤N), 반도체 기판에 있어서 2열로 분할되어 배치되는 상기 N단의 증폭회로; 및 상기 2열 중 어느 하나의 열에 배치된 상기 증폭회로에서 M상클록신호를 각각 인출하는 M 배선을 구비한다.
본 발명에 따르면, 반도체 기판에 있어서 복수의 열로 분할되어 배치되는 N단의 증폭회로의 하나의 열로부터 복수의 출력신호(다상 클록 신호)가 인출되도록 복수의 배선이 형성된다. 따라서, 다상 클록 신호 배선간의 부유용량을 균등하게 하여, 기판면적의 증대와 클록위상신호 배선에서의 정밀도의 악화를 억제하는 것이 가능하다.
본 발명의 이점 및 특성은 이하의 상세한 설명과 도면을 결합시켜 고찰함으로써 명료해질 것이다. 이들 도면에 있어서, 동일한 구성요소에는 동일한 참조부호가 부여된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적회로에 포함된 전압제어 차동 링 발진 회로를 나타내는 회로도이다.
도 2a 및 도 2b는 도 1에 도시된 전압제어 차동 링 발진 회로에 포함된 지연 차동 반전 증폭 회로를 나타내는 회로도이다.
도 3은 도 1에 도시된 전압제어 차동 링 발진 회로에 포함된 지연 차동 반전 증폭 회로에서 출력되는 다상 클록 신호의 전압파형을 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 반도체 집적회로에 포함되는 전압제어 차동 링 발진 회로 및 버퍼회로를 나타내는 회로도이다.
도 5는 전압제어 차동 링 발진 회로에서 다상 클록 신호를 인출하기 위한 배치 및 배선의 일례를 나타내는 도면이다.
도 6은 본 발명의 제1 실시예에 따른 반도체 집적회로에 있어서 전압제어 차동 링 발진 회로에서 다상 클록 신호를 인출하기 위한 배치 및 배선을 나타내는 도면이다.
도 7a는 도 6에 도시된 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이고, 도 7b는 도 5에 도시된 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이 다.
도 8은 본 발명의 제2 실시예에 따른 반도체 집적회로에 포함된 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 집적회로에 포함된 전압제어 차동 링 발진 회로를 나타내는 회로도이다.
도 1에 도시된 바와 같이, 전압제어 차동 링 발진 회로(100)는 N단(본 실시예에 있어서, 8단)의 지연 차동 반전 증폭 회로(101a~101h)와 각 단의 지연 차동 반전 증폭 회로에 있어서 지연시간을 제어하는 제어단자(102)를 포함한다. 제어단자(102)에는 제어전압원(103)이 접속된다.
도 2a에 도시된 바와 같이, 각 단의 지연 차동 반전 증폭 회로(101)는 비반전 입력단자(206)와 반전 입력단자(207), 및 비반전 출력단자(208)와 반전 출력단자(209)를 갖는다. 제어전압 입력단자(210)에 인가되는 제어전압(VC)은 지연 차동 반전 증폭 회로(101)에 있어서의 지연시간을 제어한다. 대안으로, 제어전류가 지연 차동 반전 증폭 회로(101)에 있어서의 지연시간을 제어할 수 있다.
도 2b는 각 단의 지연 차동 반전 증폭 회로(101)의 내부회로를 나타낸다. 지연 차동 반전 증폭 회로(101)는 전압을 변화시키는 저항기(201 및 202), MOS 트랜지스터(203 및 204) 및 정전류원(205)을 포함한다. 지연 차동 반전 증폭 회로(101)는, 비반전 입력단자(206)로 인가된 신호와 반전 입력단자(207)로 인가된 신호 사이의 차를 증폭함으로써 얻게되는 차동신호를 비반전 출력단자(208)와 반전 출력단자(209)로 공급한다. 각각의 MOS 트랜지스터(203 및 204)의 드레인과 소스 사이의 전압은 제어전압 입력단자(210)로 인가된 제어전압(VC)에 의해 변하게 된다. 결과적으로, 지연 차동 반전 증폭 회로(101)에 있어서의 지연시간은 제어된다. 본 실시예에서 MOS 트랜지스터가 증폭소자로서 이용될지라도, 본 발명은 이 이외의 증폭소자가 사용되는 경우에도 적용될 수 있다.
다시 도 1을 참조하면, 전압제어 차동 링 발진 회로(100)는 링형태로 접속된 8단의 지연 차동 반전 증폭 회로(101a~101h)를 포함한다. 각 단의 지연 차동 반전 증폭 회로는 차동 입력단자쌍(104)과 차동 출력단자쌍(105)을 갖는다. 제 1 단의 지연 차동 반전 증폭 회로(101a)의 차동 출력단자쌍(105)은 제 2 단의 지연 차동 반전 증폭 회로(101b)의 차동 입력단자쌍(104)에 접속되고, 제 2 단의 지연 차동 반전 증폭 회로(101b)의 차동 출력단자쌍(105)은 제 3 단의 지연 차동 반전 증폭 회로(101c)의 차동 입력단자쌍(104)에 접속된다. 이하 마찬가지로 접속된 후, 최후의 제 8 단의 지연 차동 반전 증폭 회로(101h)의 차동 출력단자쌍(105)은 제 1 단의 지연 차동 반전 증폭 회로(101a)의 차동 입력단자쌍(104)에 교차하여 접속된다. 결과로서, 상기에 언급된 바와 같은 링형태로 접속된 8단의 지연 차동 반전 증폭 회로(101a~101h)는 각 차동 출력단자쌍(105)으로부터 출력 클록신호(φ1~φ16)를 생성한다.
도 3은 클록신호(φ1~φ16)의 전압파형을 나타낸다. 도 3에 있어서, 횡축은 시간을 가리키고, 종축은 전압을 가리킨다. 각 단의 지연 차동 반전 증폭 회로는, 입력신호에 대하여, 인가되는 제어전압(VC)에 의해 결정되는 단위 지연시간(TDELAY)에 의해 지연되는 신호를 반전시켜 출력한다. 여기서, N단의 지연 차동 반전 증폭 회로에 의해 구성된 차동 링 발진 회로에 있어서, 발진주파수의 역수인 사이클주기(TCLOCK)는, 다음의 식에 의해 표현된다:
TCLOCK = 2×N×TDELAY = 16×TDELAY (1)
식(1)에 표시된 바와 같이, 차동 링 발진 회로의 사이클주기(TCLOCK)는 지연 차동 반전 증폭 회로의 단수 N과 각 단에 있어서의 단위 지연시간(TDELAY)에 의해 결정된다. 상기에 언급된 바와 같이 차동 링 발진 회로에 있어서, 지연시간이 최소가 되도록 하는 제어전압이 인가되는 경우에 높은 발진주파수를 얻기 위해서는, 지연 차동 반전 증폭 회로의 단수가 최소로 되고, 지연 차동 반전 증폭 회로의 출력배선에 있어서의 부유용량을 작게 하여 단위 지연시간(TDELAY)이 적도록 설계될 것이 요구된다.
이에 의해, 고속의 시리얼통신을 실현하기 위해서는, 등간격의 위상차를 갖는 다상 클록 신호가 요구된다. 다상 클록 신호의 상수는 1개의 패러렐데이터에 대응하는 시리얼데이터의 수에 의해 결정된다. 일반적으로, 4~10상을 갖는 다상 클록 신호가 요구된다. 지금, 도 3에 도시된 바와 같이 클록신호(φ1~φ16)로부터, 고속의 시리얼통신을 수행하기 위해 필요하며 등간격의 위상차를 갖는 다상 클록 신호를 선택하는 방법이 설명될 것이다.
일반적으로, M상클록신호를 발생시키기 위해, N = n×M단의 지연 차동 반전 증폭 회로를 갖는 차동 링 발진 회로가 이용될 수 있다(n은 자연수). 그러나, 앞서 설명된 바와 같이, 차동 링 발진 회로에 있어서 사이클주기(TCLOCK)의 최소값은 지연 차동 반전 증폭 회로의 단수와 각 단의 단위 지연시간(TDELAY)에 의해 결정된다. 따라서, 시리얼통신에서 요구되는 높은 발진주파수를 얻기 위해서는, 단수는 요구되는 최소인 것이 바람직하다. 따라서, 일반적으로, n = 1의 조건이 선택된다. 그러나, 본 발명은 n ＞ 1인 경우에도 또한 적용될 수 있다. 본 실시예에 있어서, n = 1, 즉, n = M이고, 8상클록신호를 발생시키기 위한 8단의 지연 차동 반전 증폭 회로를 갖는 구성이 채용된다.
이들의 지연 차동 반전 증폭 회로에서 출력된 클록신호로부터 등간격의 위상차를 갖는 8상의 다상 클록 신호를 얻기 위해, 사이클주기(TCLOCK)를 8로 나눈 것만큼의 시간량에 의해 상에 있어서 서로 다른 클록신호가 선택된다. 도 3을 참조하면, 상기 클록신호로서, 다음의 클록신호, 즉, φ1, φ3, φ5, ..., φ15인 기수의 클록신호 또는 φ2, φ4, φ6, ..., φ16인 우수의 클록신호가 적당하다. 본 실시예에 있어서, 기수의 클록신호가 선택되었지만, 우수의 클록신호가 선택될지라도 동일한 효과가 얻어질 수 있다.
도 4는 본 발명의 제1 실시예에 따른 반도체 집적회로에 포함되는 전압제어 차동 링 발진 회로 및 버퍼회로를 나타내는 회로도이다. 여기서, 도 1에 도시된 전압제어 차동 링 발진 회로(100)에, 기수의 클록신호 φ1, φ3, φ5, ..., φ15를 다상 클록 신호로서 출력하는 8개의 버퍼회로(301a~301h)가 부가된다.
지연 차동 반전 증폭 회로의 출력배선에 있어서의 부유용량을 감소시키기 위해, 도 4에 도시된 회로를 반도체 기판 상에 형성시키는 경우 지연 차동 반전 증폭 회로(101a~101h)에서 버퍼회로(301a~301h)로 인출되는 다상 클록 신호의 인출라인(302a~302d)이 짧게 되도록 배치와 배선을 디자인할 필요가 있다.
상기 언급된 것을 실현시키기 위해, 도 5에 도시된 바와 같은 배치와 배선이 고려될 수 있다. 도 5에 도시된 바와 같이, 지연 차동 반전 증폭 회로(101a~101h)는 2열로 배치된다. 각 열에 있어서, 양단을 제외한 지연 차동 반전 증폭 회로는 서로 인접하여 배치된다. 또한, 버퍼회로(301a~301h)가 지연 차동 반전 증폭 회로(101a~101h)에 밀접하게 배치되기 때문에 인출라인(302a~302d)은 될 수 있는 한 짧다. 상기에 언급된 바와 같이 배치와 배선을 디자인함으로써, 각 단을 접속시키는 배선의 최소 길이를 얻고, 이를 기초로 하여 인접한 단들을 접속시킨 배선에 의해 발생하는 부유용량을 균등하게 최소화하는 것이 가능하다. 그러나, 상기 언급된 바와 같은 배선에 따르면, 버퍼회로(301a~301h)에서 패러렐-시리얼 변환회로(402)로 클록신호 φ1, φ3, φ5, ..., φ15를 공급하는 배선은 전압제어 차동 링 발진 회로(100)의 상측과 하측으로 분할되어 가지런히 배치된다. 결과로서, 상측에 배치된 다상 클록 신호의 배선(401a)의 부유용량과 하측에 배치된 다상 클록 신호의 배선(401b)의 부유용량 사이의 차가 크게 발생한다.
고속의 시리얼통신에 있어서, 다상 클록 신호의 정확하게 등위상이 유용하다는 사실이 중요하다. 따라서, 다상 클록 신호를 반도체 기판 상에 배선하는 경우, 반도체 기판 상의 다상 클록 신호 배선의 배치에 상당한 주의를 요한다. 즉, 복수의 클록신호 중에서 다상 클록 신호의 전자기/용량성 결합이 균등하게 된다. 또한, 도 5에 도시된 바와 같이, 다상 클록 신호 배선이 전압제어 차동 링 발진 회로(100)의 주변에 있어서의 비교적 넓은 영역에 배치되는 경우, 이 영역은 다른 용도로 사용될 수 없다. 따라서, 넓은 면적의 반도체 기판이 요구된다.
따라서, 본 실시예에 있어서, 도 6에 도시된 바와 같은 배치와 배선이 행하여진다. 도 6에 도시된 바와 같이, 반도체 기판에 있어서 전압제어 차동 링 발진 회로(100), 다상 클록 신호에 대한 버퍼회로(301a~301h) 및 패러렐-시리얼 변환회로(402)가 배치된다. 전압제어 차동 링 발진 회로(100)에 있어서 링형태로 접속된 지연 차동 반전 증폭 회로(101a~101h)는 회로에서의 접속순서와는 상이하게 제 1 및 제 2 열에 상호 배치된다. 상기에 언급된 바와 같이 상호 배치됨으로써, 제 1 및 제 2 열의 일측에만 배치된 지연 차동 반전 증폭 회로에서 다상 클록 신호를 인출하는 것이 가능하다. 도 6에 있어서, 다상 클록 신호가 하측 열에 배치되는 지연 차동 반전 증폭 회로(101a, 101g, 101c 및 101e)에서만 인출되도록 배선을 행하는 것이 바람직하다. 따라서, 다상 클록 신호의 인출배선(401c)은 전압제어 차동 링 발진 회로(100)의 하측에 모두 집결될 수 있다. 이 배치에 의해, 다상 클록 신호 배선의 부유용량은 균등하게 될 수 있다.
도 7a는 도 6에 도시된 8단의 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이고; 도 7b는 비교예로서 도 5에 도시된 8단의 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이다. 도 7a 및 도 7b에 있어서, 지연 차동 반전 증폭 회로 에 부여된 번호 #1~#8은 회로에서의 접속순서를 나타낸다. 도 7b에 도시된 바와 같은 비교예에 있어서, 회로에서의 접속순서와 배치순서는 일치한다. 도 7a에 도시된 바와 같은 실시예에 있어서, 회로에서의 접속순서와 배치순서는 일치하지 않는다.
도 7a 및 도 7b에서 이해된 바와 같이, 본 실시예에 있어서 8단의 지연 차동 반전 증폭 회로를 접속시키는 배선의 길이는 비교예에서의 배선의 길이보다 길다. 그러나, 본 실시예에서의 배선의 길이는 비교예에서의 지연 차동 반전 증폭 회로의 열의 양단에 있어서의 배선의 길이와 거의 동일하다. 따라서, 본 실시예에 따른 전압제어 차동 링 발진 회로의 고주파특성은 비교예에서의 전압제어 차동 링 발진 회로의 고주파특성보다 열등하지 않다.
다음, 본 발명의 제2 실시예가 설명될 것이다. 도 8은 본 발명의 제2 실시예에 따른 반도체 집적회로 내의 전압제어 차동 링 발진 회로에 포함된 지연 차동 반전 증폭 회로의 배치를 설명하는 도면이다. 본 실시예에 있어서, 지연 차동 반전 증폭 회로의 단수 N은 10으로 설정된다. 도 8에 있어서, 지연 차동 반전 증폭 회로에 부여된 번호 #1~#10은 회로에서의 접속순서를 나타낸다.
도 8에 도시된 바와 같이, 링형상으로 접속된 지연 차동 반전 증폭 회로의 단수가 증가되는 경우에도, 제 1 열 및 제 2 열에 있어서 이들 지연 차동 반전 증폭 회로를 상호 배치시킴으로써, 다상 클록 신호는 제 1 열 및 제 2 열의 일방에만 배치되는 지연 차동 반전 증폭 회로에서 인출될 수 있다. 따라서, 다상 클록 신호 배선의 부유용량은 서로 균등하게 될 수 있다.
일반적으로, N단의 지연 차동 반전 증폭 회로가 이용되는 경우에는, m = 1, 2, ..., N에 관해서, m이 N/2이하의 기수인 경우에 제 m 단의 증폭회로는 반도체 기판에 있어서 제 1 열의 제 m 번째 위치에 배치되고, m이 N/2보다 큰 기수인 경우에 제 m 단의 회로는 반도체 기판에 있어서 제 1 열의 제 (N+1-m) 번째 위치에 배치되고, m이 N/2이하의 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에 있어서 제 2 열의 제 m 번째 위치에 배치되고, m이 N/2보다 큰 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에 있어서 제 2 열의 제 (N+1-m) 번째 위치에 배치되도록 할 수 있다.
본 발명이 실시예들에 근거하여 설명될지라도, 본 발명은 상기 실시예들에 제한되지 않으며, 청구항에서 제공되는 범위내에서 수정 또는 변화될 수 있다.
본 발명에 따른 반도체 집적회로는, 등간격의 위상차를 갖는 다상 클록 신호를 발생시키는 링 발진 회로를 이용하며, 영상기기, 컴퓨터 등에 이용될 수 있다.

Claims (12)

  1. 링형태로 접속되어 발진동작을 행하고, 복수의 열로 분할되어 반도체 기판에 배치되며, m을 2에서 N까지의 범위내의 임의의 정수로 하여, 각 열에 있어서, 제 (m-1) 단의 증폭회로와 제 m 단의 증폭회로가 서로 인접하지 않도록 배치된, N을 자연수로 하는 N단의 증폭회로; 및
    상기 복수의 열 중에서 하나의 열에 배치된 상기 증폭회로에서 복수의 출력신호를 각각 인출하는 복수의 배선을 구비하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서, 상기 N단의 증폭회로는 반도체 기판에 2열로 분할되어 배치되며, i = 1, 2, ㆍㆍㆍ, N/2에 대해서, 제 1 열에 제 (2i-1) 단의 증폭회로가 배치되고, 제 2 열에 제 2i 단의 증폭회로가 배치되는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서, 상기 m = 1, 2, ㆍㆍㆍ, N에 대해서,
    상기 m이 N/2이하의 기수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 1 열의 제 m 번째 위치에 배치되고;
    상기 m이 N/2보다 큰 기수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 1 열의 제 (N+1-m) 번째 위치에 배치되고;
    상기 m이 N/2이하의 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 2 열의 제 m 번째 위치에 배치되고;
    상기 m이 N/2보다 큰 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 2 열의 제 (N+1-m) 번째 위치에 배치되는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서, 상기 N단의 증폭회로의 각각은, 비반전입력으로 인가되는 신호와 반전입력으로 인가되는 신호 사이의 차를 증폭하여 얻게되는 차동신호를 비반전출력과 반전출력에 공급하는 것을 특징으로 하는 반도체 집적회로.
  5. 제 1 항에 있어서, 상기 N단의 증폭회로의 각각에 있어서 지연시간이 제어전압과 제어전류 중의 어느 하나에 의해 제어되는 것을 특징으로 하는 반도체 집적회로.
  6. 링형태로 접속되어 발진동작을 수행함으로써 등위상 간격을 갖는 M상 클록 신호를 출력하는 N단의 증폭회로로서, M 및 N은 자연수이고, M≤N이며, 반도체 기판에 있어서 2열로 분할되어 배치되는 N단의 증폭회로; 및
    상기 2열 중 어느 하나의 열에 배치된 상기 증폭회로에서 M상클록신호를 각각 인출하는 M 배선을 구비하는 것을 특징으로 하는 반도체 집적회로.
  7. 제 6 항에 있어서, 상기 M 및 N이 우수인 것을 특징으로 하는 반도체 집적회 로.
  8. 제 6 항에 있어서, 상기 M과 N이 동일한 것을 특징으로 하는 반도체 집적회로.
  9. 제 6 항에 있어서, i = 1, 2, ㆍㆍㆍ, N/2에 대해서,
    제 (2i-1) 단의 증폭회로가 제 1 열에 배치되고;
    제 2i 단의 증폭회로가 제 2 열에 배치되는 것을 특징으로 하는 반도체 집적회로.
  10. 제 6 항에 있어서, 상기 m = 1, 2, ㆍㆍㆍ, N에 대해서,
    상기 m이 N/2이하의 기수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 1 열의 제 m 번째 위치에 배치되고;
    상기 m이 N/2보다 큰 기수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 1 열의 제 (N+1-m) 번째 위치에 배치되고;
    상기 m이 N/2이하의 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 2 열의 제 m 번째 위치에 배치되고;
    상기 m이 N/2보다 큰 우수인 경우에 제 m 단의 증폭회로는 반도체 기판에서 제 2 열의 제 (N+1-m) 번째 위치에 배치되는 것을 특징으로 하는 반도체 집적회로.
  11. 제 6 항에 있어서, 상기 N단의 증폭회로의 각각은, 비반전입력으로 인가되는 신호와 반전입력으로 인가되는 신호 사이의 차를 증폭하여 얻게되는 차동신호를 비반전출력과 반전출력에 공급하는 것을 특징으로 하는 반도체 집적회로.
  12. 제 6 항에 있어서, 상기 N단의 증폭회로의 각각에 있어서 지연시간은 제어전압과 제어전류 중의 어느 하나에 의해 제어되는 것을 특징으로 하는 반도체 집적회로.
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