KR100628214B1 - method for manufacturing of semiconductor device - Google Patents
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Abstract
본 발명은 살리사이드 콘택 저항 및 채널 길이의 변화를 방지함으로써 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 산화막과 질화막을 차례로 형성하는 단계와, 상기 질화막과 산화막의 전면에 에치백 공정을 실시하여 상기 게이트 전극의 양측면에 제 1 산화막 측벽과 제 2 질화막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판에 세정 공정을 실시하여 상기 반도체 기판의 표면의 자연 산화막을 제거하는 단계와, 상기 세정 공정시 상기 제 1 산화막 측벽이 제거된 부분에 블록킹층을 형성하는 단계와, 상기 게이트 전극 및 소오스 및 드레인 불순물 영역이 형성된 반도체 기판에 금속 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor device to improve the characteristics of the device by preventing changes in the salicide contact resistance and the channel length, the method comprising: forming a gate electrode on the semiconductor substrate via a gate insulating film; Forming an LDD region in the surface of the semiconductor substrate on both sides of the gate electrode, sequentially forming an oxide film and a nitride film including the gate electrode, and performing an etch back process on the entire surface of the nitride film and the oxide film on both sides of the gate electrode. Forming a first oxide sidewall and a second nitride sidewall, forming a source / drain impurity region connected to the LDD region in a surface of the semiconductor substrate on both sides of the gate electrode, and performing a cleaning process on the semiconductor substrate Removing the native oxide film on the surface of the semiconductor substrate; Forming a blocking layer on a portion from which sidewalls of the first oxide film are removed during the process, and forming a metal salicide layer on a semiconductor substrate on which the gate electrode and the source and drain impurity regions are formed. .
살리사이드, 세정 공정, TEOS, 질화막, 블록킹Salicide, Cleaning Process, TEOS, Nitride, Blocking
Description
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도면의 주요 부분에 대한 설명Description of the main parts of the drawing
31 : 반도체 기판 32 : 게이트 절연막31
33 : 게이트 전극 34 : LDD 영역33: gate electrode 34: LDD region
35a : 제 1 TEOS 측벽 36a : 제 2 질화막 측벽35a: first TEOS
37 : 소오스/드레인 불순물 영역 38 : 블록킹층37 source /
39 : 금속 살리사이드막39: metal salicide film
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 소자의 신뢰성을 향상시키도록 한 반도체 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device to improve the reliability of the device.
일반적으로 반도체 소자의 고집적화에 따라 MOS 트랜지스터의 크기가 작아지고, MOS 트랜지스터의 소오스/드레인 영역의 접합깊이도 점점 얕아지게 되었다. In general, the higher the integration of semiconductor devices, the smaller the size of the MOS transistor and the shallower the junction depth of the source / drain regions of the MOS transistor.
이렇게 소오스/드레인 영역의 접합깊이가 점점 얕아지면, 접합의 면저항은 접합깊이에 반비례하기 때문에 면저항이 증가되므로 소자의 기생저항(parasitic resistance)이 증가하는 문제가 발생한다.As the junction depth of the source / drain regions becomes shallower in this manner, the sheet resistance of the junction is inversely proportional to the junction depth, resulting in an increase in the parasitic resistance of the device.
결국, 반도체 소자의 크기를 줄이기 위해서는 접합의 깊이도 얕아져야 하는 반면, 면저항도 줄여야 하므로 비저항을 줄여야 한다.As a result, in order to reduce the size of the semiconductor device, the depth of the junction must be shallow, while the sheet resistance must be reduced, so the specific resistance must be reduced.
따라서 실리사이드막을 얇은 접합의 소오스/드레인 영역에 형성함으로써 접합의 면저항을 감소시킬 수 있다.Therefore, the sheet resistance of the junction can be reduced by forming the silicide film in the source / drain regions of the thin junction.
상기와 같은 실리사이드막은 크게 고융점 금속과 폴리 실리콘과의 반응에 의해 형성되는 폴리사이드(polycide)와 고융점 금속과 실리콘과의 반응에 의해 형성되는 살리사이드(salicide : self-aligned silicide)로 나뉘어지며, 이러한 실리사이드막으로는 티타늄 실리사이드막(TiSi2)이 널리 알려져 있다.The silicide layer is divided into a polycide formed by the reaction between the high melting point metal and the polysilicon and a salicide (self-aligned silicide) formed by the reaction between the high melting point metal and the silicon. As such a silicide film, a titanium silicide film (TiSi 2 ) is widely known.
한편, 소오스/드레인 영역에 실리사이드막을 형성하게 되면 실리사이드막의 형성 두께에 대응하는 깊이만큼 실리콘으로 된 소오스/드레인 영역부분의 소모를 수반하게 된다. On the other hand, when the silicide film is formed in the source / drain region, the source / drain region portion of silicon is consumed by a depth corresponding to the formation thickness of the silicide film.
그러므로 실리사이드막의 형성두께 즉, 소오스/드레인 영역의 소모된 부분도 접합 깊이에 가산되므로 초고집적 소자를 제조하기 위해서는 두께가 얇으면서도 안정한 실리사이드막의 형성 기술이 요구된다.Therefore, since the formation thickness of the silicide film, that is, the consumed portion of the source / drain regions, is also added to the junction depth, a thin and stable silicide film formation technique is required to manufacture an ultra-high density device.
또한, 전기적인 측면에서도 얇은 접합의 소오스/드레인 영역에 형성되는 실리사이드막은 실리사이드와 실리콘과의 계면이 균일해야 한다.In terms of electrical aspects, the silicide film formed in the source / drain region of the thin junction should have a uniform interface between the silicide and silicon.
이하, 첨부된 도면을 참고하여 종래 기술에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1e는 종래 기술에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the prior art.
도 1a에 도시한 바와 같이, 반도체 기판(11)상에 게이트 절연막(12) 및 다결정 실리콘층을 차례로 형성한다.As shown in FIG. 1A, a gate
이어, 포토 및 식각 공정을 통해 상기 다결정 실리콘층 및 게이트 절연막(12)을 선택적으로 제거하여 게이트 전극(13)을 형성한다.Subsequently, the polycrystalline silicon layer and the
그리고 상기 게이트 전극(13)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 저농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 LDD(Lightly Doped Drain) 영역(14)을 형성한다.In addition, low concentration n-type or p-type impurity ions are implanted into the entire surface of the
도 1b에 도시한 바와 같이, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 TEOS 산화막(15)을 형성하고, 상기 TEOS 산화막(15)상에 질화막(16)을 형성한다.As shown in FIG. 1B, a TEOS
여기서, 상기 TEOS 산화막(15)은 상기 질화막(16)을 형성할 때 상기 게이트 전극(13) 등에 인가되는 스트레스(stress)를 완화하기 위해 형성한다.Here, the TEOS
도 1c에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 에치 백(etch back) 공정을 실시하여 상기 게이트 전극(13)의 양측면에 제 1 TEOS 측벽(15a)과 제 2 질화막 측벽(16a)을 형성한다.As illustrated in FIG. 1C, an etch back process is performed on the entire surface of the
이어, 상기 게이트 전극(13) 및 제 1 TEOS 측벽(15a) 그리고 제 2 질화막 측벽(16a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(13) 양측의 반도체 기판(11) 표면내에 소오스/드레인 불순물 영역(17)을 형성한다.Subsequently, high concentration n-type or p-type impurity ions are implanted into the entire surface of the
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)에 HF 용액을 이용한 세정 공정을 실시하여 상기 반도체 기판(11)에 표면에 잔류하는 자연 산화막 등을 제거한다.As shown in FIG. 1D, a cleaning process using an HF solution is performed on the
이때 상기 제 1 TEOS 측벽(15a)은 TEOS 산화막으로 이루어져 있기 때문에 HF 용액에 노출되어 측면으로부터 소정두께만큼 제거된다.At this time, since the first TEOS
도 1e에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 티타늄(Ti) 또는 코발트(Co) 등의 고융점 금속을 증착하고, 어닐 공정을 실시하여 상기 게이트 전극(13)과 소오스/드레인 불순물 영역(17)이 형성된 반도체 기판(11)에 금속 살리사이드막(18)을 형성한다.As shown in FIG. 1E, a high melting point metal such as titanium (Ti) or cobalt (Co) is deposited on the entire surface of the
이어, 상기 게이트 전극(13) 및 반도체 기판(11)과 반응하지 않은 고융점 금속을 습식 식각으로 제거한다.Subsequently, the high melting point metal not reacted with the
그러나 상기와 같은 종래 기술에 의한 반도체 소자의 제조방법은 다음과 같은 문제점이 있었다.However, the manufacturing method of the semiconductor device according to the prior art as described above has the following problems.
즉, 고융점 금속을 증착하기 전에 불필요한 산화막을 제거하기 위해 실시하 는 세정 공정시에 제 1 TEOS 측벽의 하부까지 식각이 되어 금속 살리사이드막을 형성할 때 제 2 질화막 측벽과 반도체 기판의 계면에까지 금속 살리사이드막이 형성되어 불필요한 영역까지 금속 살리사이드막이 형성됨으로써 살리사이드 콘택(salicide contact) 저항 및 채널 길이(channel length)가 변하는 등 소자의 특성을 열화시킨다.That is, the metal is etched down to the lower side of the first TEOS sidewall during the cleaning process performed to remove the unnecessary oxide film prior to depositing the high melting point metal to form the metal salicide layer up to the interface between the second nitride layer sidewall and the semiconductor substrate. The salicide film is formed to form a metal salicide film to an unnecessary region, thereby degrading the characteristics of the device such as the salicide contact resistance and the channel length being changed.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 불필요한 영역에 금속 살리사이드막이 형성되는 것을 방지하여 살리사이드 콘택 저항 및 채널 길이의 변화를 방지함으로써 소자의 특성을 향상시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the conventional problems as described above, to prevent the formation of the metal salicide film in the unnecessary area to prevent the change in the salicide contact resistance and the channel length of the semiconductor device to improve the characteristics of the device The purpose is to provide a manufacturing method.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD 영역을 형성하는 단계와, 상기 게이트 전극을 포함한 산화막과 질화막을 차례로 형성하는 단계와, 상기 질화막과 산화막의 전면에 에치백 공정을 실시하여 상기 게이트 전극의 양측면에 제 1 산화막 측벽과 제 2 질화막 측벽을 형성하는 단계와, 상기 게이트 전극 양측의 반도체 기판 표면내에 상기 LDD 영역과 연결되는 소오스/드레인 불순물 영역을 형성하는 단계와, 상기 반도체 기판에 세정 공정을 실시하여 상기 반도체 기판의 표면의 자연 산화막을 제거하는 단계와, 상기 세정 공정시 상기 제 1 산화막 측벽이 제거된 부분에 블록킹층을 형성하는 단계와, 상기 게이트 전극 및 소오스 및 드레인 불순 물 영역이 형성된 반도체 기판에 금속 살리사이드막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.A semiconductor device manufacturing method according to the present invention for achieving the above object is a step of forming a gate electrode on the semiconductor substrate via a gate insulating film, and forming an LDD region in the surface of the semiconductor substrate on both sides of the gate electrode And sequentially forming an oxide film including the gate electrode and a nitride film, and performing an etchback process on the entire surface of the nitride film and the oxide film to form first sidewalls of the oxide and sidewalls of the second nitride film on both sides of the gate electrode. Forming a source / drain impurity region connected to the LDD region in the semiconductor substrate surfaces on both sides of the gate electrode, and performing a cleaning process on the semiconductor substrate to remove the native oxide film on the surface of the semiconductor substrate; In the cleaning process, a blocking layer is formed on a portion where the sidewalls of the first oxide film are removed. And forming a metal salicide film on the semiconductor substrate on which the gate electrode and the source and drain impurity regions are formed.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 보다 상세히 설명하면 다음과 같다.Hereinafter, a method of manufacturing a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a semiconductor device according to the present invention.
도 2a에 도시한 바와 같이, 반도체 기판(31)상에 게이트 절연막(32) 및 다결정 실리콘층을 차례로 형성한다.As shown in FIG. 2A, a gate
이어, 포토 및 식각 공정을 통해 상기 다결정 실리콘층 및 게이트 절연막(32)을 선택적으로 제거하여 게이트 전극(33)을 형성한다.Subsequently, the polycrystalline silicon layer and the
그리고 상기 게이트 전극(33)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 저농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(13) 양측의 반도체 기판(31) 표면내에 LDD(Lightly Doped Drain) 영역(34)을 형성한다.The low concentration n-type or p-type impurity ions are implanted into the entire surface of the
도 2b에 도시한 바와 같이, 상기 게이트 전극(33)을 포함한 반도체 기판(31)의 전면에 TEOS 산화막(35)을 형성하고, 상기 TEOS 산화막(35)상에 질화막(36)을 형성한다.As shown in FIG. 2B, a TEOS
여기서, 상기 TEOS 산화막(35)은 상기 질화막(36)을 형성할 때 상기 게이트 전극(33) 등에 인가되는 스트레스(stress)를 완화하기 위해 형성한다.Here, the
도 2c에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 에치 백(etch back) 공정을 실시하여 상기 게이트 전극(33)의 양측면에 제 1 TEOS 측벽(35a)과 제 2 질화막 측벽(36a)을 형성한다.As illustrated in FIG. 2C, an etch back process is performed on the entire surface of the
이어, 상기 게이트 전극(33) 및 제 1 TEOS 측벽(35a) 그리고 제 2 질화막 측벽(36a)을 마스크로 이용하여 상기 반도체 기판(31)의 전면에 고농도 n형 또는 p형 불순물 이온을 주입하여 상기 게이트 전극(33) 양측의 반도체 기판(31) 표면내에 소오스/드레인 불순물 영역(37)을 형성한다.Subsequently, high concentration n-type or p-type impurity ions are implanted into the entire surface of the
도 2d에 도시한 바와 같이, 상기 반도체 기판(31)에 HF 용액을 이용한 세정 공정을 실시하여 상기 반도체 기판(31)에 표면에 잔류하는 자연 산화막 등을 제거한다.As shown in FIG. 2D, a cleaning process using an HF solution is performed on the
이때 상기 제 1 TEOS 측벽(35a)은 TEOS 산화막으로 이루어져 있기 때문에 HF 용액에 노출되어 측면으로부터 소정두께만큼 제거된다(B).In this case, since the
도 2e에 도시한 바와 같이, 상기 제 1 TEOS 측벽(35a) 및 제 2 질화막 측벽(36a)을 포함한 반도체 기판(31)의 전면에 LPCVD법으로 질화막을 증착하고, 상기 질화막을 인산 용액으로 제거한다.As shown in FIG. 2E, a nitride film is deposited on the entire surface of the
여기서, 상기 질화막의 두께는 상기 세정 공정시 제거된 제 1 TEOS 측벽(35a) 양의 1.5 ~ 3배 두께로 형성한다.Here, the nitride film is formed to have a thickness of 1.5 to 3 times the amount of the
이때 상기 질화막이 인산 용액에 제거되더라도 상기 제 1 TEOS 측벽(35a)이 제거된 부분에 상기 질화막에 의해 블록킹층(38)이 형성되어 있다.At this time, even if the nitride film is removed from the phosphoric acid solution, the
여기서, 상기 인산 용액을 이용한 질화막을 식각하는 조건은 10 ~ 80% 농도를 갖는 H3PO4를 20 ~ 200℃의 온도에서 약 증착된 질화막의 두께 중 70 ~ 100%를 식각한다. Here, the conditions for etching the nitride film using the phosphoric acid solution is etched 70 ~ 100% of the thickness of the nitride film is deposited about H 3 PO 4 having a concentration of 10 ~ 80% at a temperature of 20 ~ 200 ℃.
도 2f에 도시한 바와 같이, 상기 반도체 기판(31)의 전면에 고융점 금속을 증착하고, 어닐 공정을 실시하여 상기 게이트 전극(33)과 소오스/드레인 불순물 영역(37)이 형성된 반도체 기판(31)에 금속 살리사이드막(39)을 형성한다.As illustrated in FIG. 2F, a high melting point metal is deposited on the entire surface of the
여기서, 상기 고융점 금속은 티타늄(Ti), 코발트(Co), 탄탈륨(Ta), 지르코늄(Zr), 니켈(Ni), 몰리브덴(Mo), 하프늄(Hf), 그리고 텅스텐(W) 중 어느 하나를 사용할 수 있다.Here, the high melting point metal is any one of titanium (Ti), cobalt (Co), tantalum (Ta), zirconium (Zr), nickel (Ni), molybdenum (Mo), hafnium (Hf), and tungsten (W). Can be used.
또한, 상기 어닐 공정은 500 내지 700℃에서 약 10 내지 60초 정도 급속 열처리하여 실시한다.In addition, the annealing process is carried out by rapid heat treatment at 500 to 700 ℃ for about 10 to 60 seconds.
이어, 상기 게이트 전극(33) 및 반도체 기판(31)과 반응하지 않은 고융점 금속을 습식 식각으로 제거한다.Subsequently, the high melting point metal not reacted with the
여기서, 상기 반도체 기판(31) 및 게이트 전극(33)과 반응하지 않은 고융점 금속은 NH4OH/H2O2, HCl/H2O2, 또는 H2SO
4/H2O2를 이용하여 제거한다.Here, the high melting point metal that does not react with the
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 이탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정하는 것이 아니라 특허 청구범위에 의해서 정해져야 한다.Therefore, the technical scope of the present invention should not be limited to the contents described in the examples, but should be defined by the claims.
이상에서 설명한 바와 같은 본 발명에 따른 반도체 소자의 제조방법에 있어 서 다음과 같은 효과가 있다.In the method of manufacturing a semiconductor device according to the present invention as described above has the following effects.
즉, 세정 공정시에 이중 측벽 중 제거된 부분에 블록킹층을 형성한 후 금속 살리사이드막을 형성함으로써 불필요한 영역에 금속 살리사이드막이 형성되는 것을 방지하여 살리사이드 콘택 저항 및 채널 길이의 변화를 방지하여 소자의 특성을 향상시킬 수 있다. In other words, by forming a blocking layer on the removed portion of the double sidewall during the cleaning process and forming a metal salicide film, the metal salicide film is prevented from being formed in unnecessary areas, thereby preventing changes in the salicide contact resistance and channel length. Can improve the characteristics.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020040112031A KR100628214B1 (en) | 2004-12-24 | 2004-12-24 | method for manufacturing of semiconductor device |
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| KR1020040112031A KR100628214B1 (en) | 2004-12-24 | 2004-12-24 | method for manufacturing of semiconductor device |
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- 2004-12-24 KR KR1020040112031A patent/KR100628214B1/en not_active IP Right Cessation
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