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KR100602081B1 - 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 - Google Patents

높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 Download PDF

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KR100602081B1
KR100602081B1 KR1020030098355A KR20030098355A KR100602081B1 KR 100602081 B1 KR100602081 B1 KR 100602081B1 KR 1020030098355 A KR1020030098355 A KR 1020030098355A KR 20030098355 A KR20030098355 A KR 20030098355A KR 100602081 B1 KR100602081 B1 KR 100602081B1
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정성문
김점수
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동부일렉트로닉스 주식회사
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Abstract

본 발명의 불휘발성 메모리 소자는, 반도체 기판과, 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막과, 반도체 기판의 액티브 영역 위에 형성된 터널 산화막과, 터널 산화막 위에 형성된 플로팅 게이트 도전막 패턴과, 플로팅 게이트 도전막 패턴의 측벽 및 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막과, 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 형성된 게이트간 절연막과, 그리고 게이트간 절연막 위에 형성된 컨트롤 게이트 도전막을 구비한다.
불휘발성 메모리 소자. 커플링비

Description

높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조 방법{Non-volatile memory device having high coupling ratio and method for fabricating the same}
도 1은 종래의 불휘발성 메모리 소자의 일 예를 나타내 보인 단면도이다.
도 2는 본 발명에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 3 내지 도 6은 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는, 디램(DRAM; Dynamic Random Access Memory) 또는 에스램(SRAM; Static Random Access Memory)과 같이 전원 공급이 중단됨에 따라 테이터를 잃어버리는 휘발성 메모리 소자와, 플래시 메모리 소자와 같이 전원 공급이 중단되더라도 데이터를 잃어버리지 않는 불휘발성 메모리 소자로 구분될 수 있다.
도 1은 종래의 불휘발성 메모리 소자의 일 예를 나타내 보인 단면도이다.
도 1을 참조하면, 소자 분리막(102)에 의해 한정되는 액티브 영역(104)을 갖는 반도체 기판(100)의 액티브 영역(104) 상부에 터널 산화막 패턴(106) 및 플로팅 게이트 도전막 패턴(108)이 순차적으로 적층된다. 플로팅 게이트 도전막 패턴(108) 및 소자 분리막(102) 위에는 게이트간 절연막(110)이 배치된다. 게이트간 절연막(110)은 산화막/질화막/산화막(ONO막)으로 이루어진다. 게이트간 절연막(110) 위에는 컨트롤 게이트 도전막(112)이 배치된다.
이와 같은 구조의 불휘발성 메모리 소자를 동작시키는데 있어서, 컨트롤 게이트 도전막(112)에 인가되는 전압에 의해 플로팅 게이트 도전막 패턴(108)에 커플링되는 전압의 비율을 커플링비(coupling ratio)라 하며, 이 커플링비가 높을수록 소자의 속도 및 성능이 향상된다는 것은 잘 알려져 있는 사실이다. 이 커플링비(
Figure 112003050074812-pat00001
)는 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112003050074812-pat00002
여기서 CONO는 플로팅 게이트 도전막 패턴(108)과 컨트롤 게이트 도전막 패턴(112) 사이의 커패시턴스이고, Ctunnel은 플로팅 게이트 도전막 패턴(108)과 벌크, 즉 채널 사이의 커패시턴스이다.
상기 수학식 1에서 알 수 있듯이, 커플링비를 높이기 위해서는 CONO를 증가시켜야 하는데 이를 위해서는 플로팅 게이트 도전막 패턴(108)과 게이트간 절연막(110)의 접촉 면적을 증대시켜야 한다. 그러나 플로팅 게이트 도전막 패턴(108)과 게이트간 절연막(110)의 접촉 면적을 증대시키기 위하여, 액티브 영역의 폭을 증대시키는 경우에는 소자의 집적도가 감소된다는 문제가 발생하며, 또한 플로팅 게이트 도전막 패턴(108)의 높이를 증대시키는 경우에도 제조 공정시 식각 공정이 어려워지는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 집적도를 감소시키지 않고 플로팅 게이트 도전막 패턴의 높이도 유지하면서 커플링비가 높아진 불휘발성 메모리 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기와 같은 불휘발성 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자는, 반도체 기판; 상기 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막; 상기 반도체 기판의 액티브 영역 위에 형성된 터널 산화막; 상기 터널 산화막 위에 형성된 플로팅 게이트 도전막 패턴; 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막; 상기 플로팅 게이트 도전막 패턴 및 상기 도전성 플로팅 스페이서막 위에 형성된 게이트간 절연막; 및 상기 게이트간 절연막 위에 형성된 컨트롤 게이트 도전막을 구비하는 것을 특징으로 한다.
상기 소자 분리막에 형성된 홈의 깊이는 300-2000Å인 것이 바람직하다.
상기 플로팅 도전막 패턴 및 상기 도전성 플로팅 스페이서막은 폴리실리콘막을 포함하는 것이 바람직하다.
상기 게이트간 절연막은 산화막/질화막/산화막을 포함하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명에 따른 불휘발성 메모리 소자의 제조 방법은, 반도체 기판 내에 트랜치 형태의 소자 분리막을 형성하여 액티브 영역을 한정하는 단계; 상기 액티브 영역 위에 터널 산화막을 형성하는 단계; 상기 터널 산화막 및 소자 분리막 위에 플로팅 게이트 도전막을 형성하는 단계; 상기 플로팅 게이트 도전막을 패터닝하여 상기 소자 분리막의 일부 표면을 노출시키는 플로팅 게이트 도전막 패턴을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴에 의해 노출되는 소자 분리막의 일부 표면을 일정 깊이까지 제거하여 홈을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 도전성 플로팅 스페이서막을 형성하는 단계; 상기 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 게이트간 절연막을 형성하는 단계; 및 상기 게이트간 절연막 위에 컨트롤 게이트 도전막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 플로팅 게이트 도전막 패턴 및 상기 소자 분리막의 홈은 동일한 마스크막 패턴을 식각 마스크로 한 식각 공정을 통해 형성하는 것이 바람직하다.
상기 소자 분리막의 홈은 300-2000Å의 깊이를 갖도록 형성하는 것이 바람직하다.
상기 도전성 플로팅 스페이서막을 형성하는 단계는, 상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽 위에 플로팅 스페이서용 도전막을 형성하는 단계; 및 상기 플로팅 스페이서용 도전막에 대해 상기 플로팅 게이트 도전막 패턴의 상부면이 노출되도록 이방성 식각을 수행하여 상기 도전성 플로팅 스페이서막을 형성하는 단계를 포함하는 것이 바람직하다.
이 경우 상기 이방성 식각은 에치백 공정을 사용하여 수행하는 것이 바람직하다.
상기 게이트간 절연막은 산화막/질화막/산화막으로 형성하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 불휘발성 메모리 소자를 나타내 보인 단면도이다.
도 2를 참조하면, 소자 분리막(204)에 의해 한정되는 반도체 기판(202)의 액티브 영역(206) 위에 터널 산화막(208)이 배치된다. 소자 분리막(204)은 트랜치 형태로 이루어지며, 상부에는 일정 깊이의 홈(216)이 배치된다. 홈(216)의 깊이는 대략 300-2000Å이다. 터널 산화막(208) 위에는 플로팅 게이트 도전막 패턴(211)이 배치된다. 플로팅 게이트 도전막 패턴(211)의 측면과 소자 분리막(204)의 홈(216) 측벽상에는 도전성 게이트 스페이서막(219)이 배치된다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219)은 함께 플로팅 게이트로 기능한다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219)은 모두 폴리실리콘 막으로 형성할 수 있다. 플로팅 게이트 도전막 패턴(211)과 도전성 게이트 스페이서막(219) 위에는 게이트간 절연막으로서 산화막/질화막/산화막(ONO막)(220)이 배치되고, ONO막(220) 위에는 컨트롤 게이트 도전막(222)이 배치된다. 컨트롤 게이트 도전막(222) 또한 폴리실리콘막으로 형성할 수 있다.
이와 같은 구조의 불휘발성 메모리 소자는, 플로팅 게이트 도전막 패턴(211)의 측벽과 소자 분리막(204)의 홈(219) 측벽에 도전성 게이트 스페이서막(219)이 배치되고, 그 위에 게이트간 절연막으로서의 ONO막(220)을 형성함으로써, 플로팅 게이트로 기능하는 플로팅 게이트 도전막 패턴(211) 및 도전성 게이트 스페이서막(219)과 게이트간 절연막으로 기능하는 ONO막(220)의 접촉 면적이 커지며, 이에 따라 소자의 커플링비가 증대된다.
도 3 내지 도 6은 본 발명에 따른 불휘발성 메모리 소자의 제조 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3을 참조하면, 반도체 기판(202)에 소자 분리막(204)을 형성하여 액티브 영역(206)을 한정한다. 소자 분리막(204)은 통상의 트랜치 형태로 형성한다. 다음에 액티브 영역(206) 위에 얇은 두께의 터널 산화막(208)을 형성한다. 그리고 터널 산화막(208) 위에 플로팅 게이트 도전막(210)을 형성한다. 플로팅 게이트 도전막(210)은 폴리실리콘막을 사용하여 형성한다. 다음에 플로팅 게이트 도전막(210) 위에 마스크막 패턴(212)을 형성한다. 이 마스크막 패턴(212)은 포토레지스트막 패턴을 사용하여 형성할 수 있으며, 소자 분리 영역에 대응하는 플로팅 게이트 도전막(210)의 일부 표면을 노출시키는 개구부(214)를 갖는다.
다음에 도 4를 참조하면, 상기 마스크막 패턴(212)을 식각 마스크로 하여 노출된 플로팅 게이트 도전막(210)을 식각하여 플로팅 게이트 도전막 패턴(211)을 형성한다. 플로팅 도전막 패턴(211)을 형성한 후에는 소자 분리막(204)의 노출 부분에 대한 식각 공정을 수행하여 일정 깊이, 예컨대 300-2000Å의 깊이를 갖는 홈(216)을 형성한다. 홈(216)을 형성한 후에는 마스크막 패턴(212)을 제거한다.
다음에 도 5를 참조하면, 플로팅 게이트 도전막 패턴(211) 및 소자 분리막(204)의 노출 표면 위에 플로팅 스페이서용 도전막(218)을 형성한다. 플로팅 스페이서용 도전막(218)은 폴리실리콘막을 사용하여 형성할 수 있다.
다음에 도 6을 참조하면, 플로팅 스페이서용 도전막(218)에 대한 이방성 식각 공정을 수행하여 플로팅 게이트 도전막 패턴(211)의 측벽과 소자 분리막(204)의 홈(216) 측벽상에 도전성 플로팅 스페이서막(219)을 형성한다. 상기 이방성 식각은 플로팅 게이트 도전막 패턴(211)의 상부면이 노출될 때까지 에치백(etch back) 공정을 사용하여 수행할 수 있다. 다음에 플로팅 게이트 도전막 패턴(211) 및 도전성 플로팅 스페이서막(219) 위에 게이트간 절연막으로서의 ONO막(220)을 형성하고, 이어서 도 2에 도시된 바와 같이, ONO막(220) 위에 컨트롤 게이트 도전막(222)을 폴리실리콘막을 사용하여 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 불휘발성 메모리 소자에 따르면, 소자 분리막에 일정 깊이의 홈을 형성하고, 이 홈의 측벽과 플로팅 게이트 도전막 패턴의 측벽에 도전성 플로팅 스페이서막을 형성하여, 플로팅 게이트 도전막 패턴 과 플로팅 스페이서막을 모두 플로팅 게이트로 기능하도록 함으로써 플로팅 게이트와 게이트간 절연막의 접촉 면적을 증대시키고, 이에 따라 커플링비가 증가하여 소자의 성능을 향상시킬 수 있다는 이점이 제공된다. 또한 본 발명에 따른 불휘발성 메모리 소자의 제조 방법에 따르면, 상기와 같이 커플링비가 증가된 불휘발성 메모리 소자를 용이하게 제조할 수 있다는 이점이 제공된다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 내에서 액티브 영역을 한정하되, 상부에 일정 깊이의 홈을 갖는 트랜치 형태의 소자 분리막;
    상기 반도체 기판의 액티브 영역 위에 형성된 터널 산화막;
    상기 터널 산화막 위에 형성되어 있으며, 된 플로팅 게이트 도전막 패턴;
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 형성된 도전성 플로팅 스페이서막;
    상기 플로팅 게이트 도전막 패턴, 상기 도전성 플로팅 스페이서막 및 드러난 소자 분리막 위에 형성된 게이트간 절연막; 및
    상기 게이트간 절연막 위에 형성되어 상기 게이트 절연막을 사이에 두고 상기 게이트 도전막 패턴과 상기 도전성 플로팅 스페이서막과 마주하는 컨트롤 게이트 도전막을 구비하는 것을 특징으로 하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 소자 분리막에 형성된 홈의 깊이는 300-2000Å인 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 플로팅 도전막 패턴 및 상기 도전성 플로팅 스페이서막은 폴리실리콘막 을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 제 1항 내지 제 3항중 어느 한 항에 있어서,
    상기 게이트간 절연막은 산화막/질화막/산화막을 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  5. 반도체 기판 내에 트랜치 형태의 소자 분리막을 형성하여 액티브 영역을 한정하는 단계;
    상기 액티브 영역 위에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 소자 분리막 위에 플로팅 게이트 도전막을 형성하는 단계;
    상기 플로팅 게이트 도전막을 패터닝하여 상기 소자 분리막의 일부 표면을 노출시키는 플로팅 게이트 도전막 패턴을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴에 의해 노출되는 소자 분리막의 일부 표면을 일정 깊이까지 제거하여 홈을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽상에 도전성 플로팅 스페이서막을 형성하는 단계;
    상기 플로팅 게이트 도전막 패턴 및 도전성 플로팅 스페이서막 위에 게이트간 절연막을 형성하는 단계; 및
    상기 게이트간 절연막 위에 컨트롤 게이트 도전막을 형성하는 단계를 포함하 는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 플로팅 게이트 도전막 패턴 및 상기 소자 분리막의 홈은 동일한 마스크막 패턴을 식각 마스크로 한 식각 공정을 통해 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  7. 제 5항에 있어서,
    상기 소자 분리막의 홈은 300-2000Å의 깊이를 갖도록 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  8. 제 5항에 있어서, 상기 도전성 플로팅 스페이서막을 형성하는 단계는,
    상기 플로팅 게이트 도전막 패턴의 측벽 및 상기 소자 분리막의 홈 측벽 위에 플로팅 스페이서용 도전막을 형성하는 단계; 및
    상기 플로팅 스페이서용 도전막에 대해 상기 플로팅 게이트 도전막 패턴의 상부면이 노출되도록 이방성 식각을 수행하여 상기 도전성 플로팅 스페이서막을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  9. 제 8항에 있어서,
    상기 이방성 식각은 에치백 공정을 사용하여 수행하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
  10. 제 5항에 있어서,
    상기 게이트간 절연막은 산화막/질화막/산화막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 제조 방법.
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