KR100600876B1 - Method for fabrication of thin film transistor - Google Patents
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Abstract
본 발명은 절연 기판상에 비정질 실리콘을 형성하고, 상기 비정질 실리콘을 결정화하기 전에 불산 처리하여 상기 비정질 실리콘의 표면의 접촉각이 60 내지 90도까지 향상되도록 한 후, 상기 비정질 실리콘을 결정화하고, 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하여 박막트랜지스터를 형성함으로서, 상기 박막트랜지스터의 문턱 전압 값이 일정한 범위 내의 값만을 갖게하여 박막트랜지스터의 문턱 전압 값들의 균일도가 향상되는 박막트랜지스터 형성 방법에 관한 것이다.The present invention forms amorphous silicon on an insulating substrate, and hydrofluoric acid treatment before crystallizing the amorphous silicon to improve the contact angle of the surface of the amorphous silicon to 60 to 90 degrees, and then crystallize the amorphous silicon, the gate insulating film And forming a thin film transistor by forming a gate electrode, an interlayer insulating film, and a source / drain electrode, so that the threshold voltage value of the thin film transistor has a value within a certain range so that the uniformity of the threshold voltage values of the thin film transistor is improved. It is about.
본 발명의 박막트랜지스터 형성 방법은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 기판을 불산 처리하여 비정질 실리콘의 표면의 접촉각이 60 내지 90도인 비정질 실리콘층으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하고 패터닝하여 반도체층을 형성하는 단계; 및 상기 반도체층이 형성된 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계를 포함하여 이루어진 박막트랜지스터 형성 방법에 기술적 특징이 있다.The method of forming a thin film transistor of the present invention comprises the steps of forming an amorphous silicon layer on a substrate; Hydrofluorating the substrate to form an amorphous silicon layer having a contact angle of 60 to 90 degrees on the surface of the amorphous silicon; Crystallizing and patterning the amorphous silicon layer to form a semiconductor layer; And forming a gate insulating film, a gate electrode, an interlayer insulating film, and a source / drain electrode on the substrate on which the semiconductor layer is formed.
따라서, 본 발명의 박막트랜지스터 형성 방법은 절연 기판상에 형성된 비정질 실리콘의 표면을 불산 처리하여 비정질 실리콘의 표면의 접촉각이 60 내지 90도가 되도록함으로써 문턱 전압이 음(-)의 방향으로 이동하게 되고, -2.0 내지 -2.5V의 범위 내로 문턱 전압이 집중되는 효과가 있다.Accordingly, in the method of forming the thin film transistor of the present invention, the threshold voltage is moved in the negative direction by hydrofluoricating the surface of the amorphous silicon formed on the insulating substrate so that the contact angle of the surface of the amorphous silicon is 60 to 90 degrees. There is an effect that the threshold voltage is concentrated in the range of -2.0 to -2.5V.
접촉각, 불산 처리, 문턱 전압Contact angle, hydrofluoric acid treatment, threshold voltage
Description
도 1a 내지 도 1d는 종래 기술에 의한 박막트랜지스터 형성 공정의 단면도.1A to 1D are cross-sectional views of a thin film transistor forming process according to the prior art.
도 2a 내지 도 2e는 본 발명에 의한 박막트랜지스터를 형성하는 공정의 단면도.2A to 2E are cross-sectional views of a process of forming a thin film transistor according to the present invention.
도 3은 본 발명에 의해 형성된 박막트랜지스터의 문턱 전압과 상기 불산 처리된 비정질 실리콘 표면의 접촉각의 관계를 나타낸 그래프.Figure 3 is a graph showing the relationship between the threshold voltage of the thin film transistor formed by the present invention and the contact angle of the hydrofluoric acid amorphous silicon surface.
<도면의 주요부분에 대한 부호의 설명> <Description of the symbols for the main parts of the drawings>
103 : 비정질 실리콘 104 : 불산 처리 공정103: amorphous silicon 104: hydrofluoric acid treatment process
105 : 결정화법 106 : 반도체층105: crystallization method 106: semiconductor layer
107 : 게이트 절연막 108 : 게이트 전극107: gate insulating film 108: gate electrode
109 : 패시베이션층 110 : 소오스/드레인 전극109
본 발명은 박막트랜지스터 형성 방법에 관한 것으로, 보다 자세하게는 절연 기판상에 형성된 비정질 실리콘의 표면을 불산 처리하여 비정질 실리콘의 표면의 접촉각이 60 내지 90도가 되도록함으로서 이후 형성된 박막트랜지스터의 문턱 전압이 음의 값으로 이동(shift)하게 되고, -2.0 내지 -2.5V의 범위내에서 집중되는 박막트랜지스터 형성 방법에 관한 것이다.The present invention relates to a method of forming a thin film transistor, and more particularly, by hydrofluoricating the surface of the amorphous silicon formed on the insulating substrate so that the contact angle of the surface of the amorphous silicon is 60 to 90 degrees so that the threshold voltage of the subsequently formed thin film transistor is negative. The present invention relates to a thin film transistor forming method which shifts to a value and is concentrated within a range of -2.0 to -2.5V.
박막트랜지스터는 게이트 전극, 드레인 전극 및 소오스 전극의 3개의 전극을 갖고 있는데, 이러한 박막트랜지스터의 종류는 비정질, 다결정 또는 단결정 실리콘으로 형성된 반도체층을 기준으로 하여 상기 전극들이 위치하는 형태에 따라서 크게 스태거드(Staggered) 구조와 코플라나(Coplanar) 구조로 분류한다.The thin film transistor has three electrodes of a gate electrode, a drain electrode, and a source electrode. The type of the thin film transistor is largely staggered depending on the shape of the electrodes based on a semiconductor layer formed of amorphous, polycrystalline, or monocrystalline silicon. It is classified into staggered structure and coplanar structure.
일반적으로 스태거드 구조는 반도체층을 기준으로 소오스/드레인 전극과 게이트 전극이 서로 다른 평면에 형성되는 구조이고, 코플라나 구조는 반도체층을 기준으로 소오스/드레인 전극과 게이트 전극이 같은 평면에 형성되는 구조이다. 그리고 스태거드 구조 및 코플라나 구조는 정상(normal) 스태거드 구조와 역(Inverted) 스태거드 구조 및 정상 코플라나 구조와 역 코플라나 구조로 구분되는데, 각각의 정상 구조와 역 구조는 탑 게이트(top gate) 구조와 버텀 게이트(bottom gate) 구조로 불리기도 한다. 이때 일반적으로 반도체층이 비정질 실리콘인 경우에는 대부분 스태거드 구조이고, 다결정 또는 단결정 실리콘인 경우에는 코플라나 구조가 이용된다.In general, a staggered structure is a structure in which source / drain electrodes and a gate electrode are formed on different planes based on a semiconductor layer, and a coplanar structure is formed in the same plane by source / drain electrodes and gate electrodes based on a semiconductor layer. It is a structure. The staggered structure and the coplanar structure are divided into a normal staggered structure and an inverted staggered structure and a normal coplanar structure and an inverted coplanar structure. It is also referred to as a top gate structure and a bottom gate structure. In this case, in general, when the semiconductor layer is amorphous silicon, most of them are staggered structures, and in the case of polycrystalline or single crystal silicon, coplanar structures are used.
상기와 같은 여러 구조를 갖는 박막트랜지스터는 액정 표시 소자, 유기 전계 발광 소자와 같은 평판형 표시 장치에서 스위칭(switching) 소자 또는 구동(driving) 소자로 이용된다.The thin film transistor having various structures as described above is used as a switching element or a driving element in a flat panel display device such as a liquid crystal display device and an organic EL device.
도 1a 내지 도 1d는 종래 기술에 의한 박막트랜지스터 형성 공정의 단면도이다.1A to 1D are cross-sectional views of a thin film transistor forming process according to the prior art.
먼저, 도 1a는 절연 기판상에 버퍼층과 비정질 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 투명한 절연 기판(11)상에 버퍼층(12)과 비정질 실리콘층(13)을 형성하는 공정의 단면도이다. 상기 버퍼층은 산화막 또는 질화막을 이용하여 형성하고, 상기 비정질 실리콘층은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용하여 형성할 수 있다.First, FIG. 1A is a cross-sectional view of a process of forming a buffer layer and an amorphous silicon layer on an insulating substrate. As shown in the figure, it is sectional drawing of the process of forming the
다음, 도 1b는 상기 비정질 실리콘을 결정화하여 다결정 또는 단결정 실리콘을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 비정질 실리콘층을 레이저(Laser) 또는 열처리(Thermal treatment)법등의 결정화법(14)을 이용하여 결정화하여 다결정 또는 단결정 실리콘층(13a)을 형성한다.1B is a cross-sectional view of a process of crystallizing the amorphous silicon to form polycrystalline or single crystal silicon. As shown in the figure, the amorphous silicon layer is crystallized using a
다음, 도 1c는 상기 다결정 또는 단결정 실리콘층을 패터닝하여 반도체층을 형성하고, 게이트 절연막 및 게이트 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 결정화법으로 형성된 다결정 또는 단결정 실리콘층을 패터닝하여 반도체층(15)을 형성하고, 게이트 절연막(16)을 형성한 후, 게이트 전극(17)을 형성한다.Next, FIG. 1C is a cross-sectional view of a process of forming a semiconductor layer by patterning the polycrystalline or single crystal silicon layer, and forming a gate insulating film and a gate electrode. As shown in the figure, the
다음, 도 1d는 상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 게이트 전극이 형성된 기판상에 층간절연막(18)을 형성하고, 상기 층간절연막 및 게이트 절연막의 일부를 식각하여 콘택홀을 형성한 후, 소오스/드레인 전극 형성 물질을 증착하고 패터닝하여 소오스/드레인 전극(19)을 형성하여 일반적인 박막트랜지스터를 형성한다.1D is a cross-sectional view of a process of forming an interlayer insulating film and a source / drain electrode on the substrate. As shown in the figure, an
그러나, 상기의 박막트랜지스터의 경우, 비정질 실리콘층을 형성하는 단계, 비정질 실리콘을 다결정 또는 단결정 실리콘으로 결정화하는 단계 또는 다결정 또는 단결정 실리콘을 패터닝하는 단계 등에서 상기 실리콘층의 표면에 유기물, 무기물 또는 금속 물질등과 같은 불순물이 형성되거나, 형성되어 있는 불순물들이 변화함으로서, 박막트랜지스터를 형성한 후, 반도체층의 계면과 게이트 절연막의 계면사이의 특성이 일정하지 않아 문턱 전압의 산포가 커지는 단점이 있다.However, in the case of the thin film transistor, an organic material, an inorganic material, or a metal material on the surface of the silicon layer in forming an amorphous silicon layer, crystallizing the amorphous silicon into polycrystalline or monocrystalline silicon, or patterning the polycrystalline or monocrystalline silicon, etc. Since impurities such as the like are formed or the impurities formed are changed, the characteristics between the interface of the semiconductor layer and the interface of the gate insulating layer are not constant after the thin film transistor is formed.
따라서, 본 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, 비정질 실리콘의 표면을 불산으로 표면 처리하여 비정질 실리콘의 표면에 형성된 유기물, 무기물 또는 금속 물질등과 같은 불순물이 제거함으로서, 비정질 실리콘의 표면의 접촉각을 60 내지 90도로 개선되고, 상기 접촉각이 개선됨으로서 박막트랜지스터의 문턱 전압이 -2.0 내지 -2.5V의 범위내로 집중되는 박막트랜지스터 형성 방법을 제공함에 본 발명의 목적이 있다.
Accordingly, the present invention is to solve the above-mentioned disadvantages and problems of the prior art, by removing the impurities such as organic, inorganic or metal material formed on the surface of the amorphous silicon by surface treatment of the surface of the amorphous silicon with hydrofluoric acid It is an object of the present invention to provide a method for forming a thin film transistor in which the contact angle of the surface of amorphous silicon is improved to 60 to 90 degrees and the contact angle is improved so that the threshold voltage of the thin film transistor is concentrated within a range of -2.0 to -2.5V. .
본 발명의 상기 목적은 기판상에 비정질 실리콘층을 형성하는 단계; 상기 기판을 불산 처리하여 비정질 실리콘의 표면의 접촉각이 60 내지 90도인 비정질 실리콘층으로 형성하는 단계; 상기 비정질 실리콘층을 결정화하고 패터닝하여 반도체층을 형성하는 단계; 및 상기 반도체층이 형성된 기판상에 게이트 절연막, 게이트 전극, 층간절연막 및 소오스/드레인 전극을 형성하는 단계로 이루어진 박막트랜지스터 형성 방법에 의해 달성된다.The object of the present invention is to form an amorphous silicon layer on a substrate; Hydrofluorating the substrate to form an amorphous silicon layer having a contact angle of 60 to 90 degrees on the surface of the amorphous silicon; Crystallizing and patterning the amorphous silicon layer to form a semiconductor layer; And forming a gate insulating film, a gate electrode, an interlayer insulating film, and a source / drain electrode on the substrate on which the semiconductor layer is formed.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
도 2a 내지 도 2e는 본 발명에 의한 박막트랜지스터를 형성하는 공정의 단면도이다.2A to 2E are cross-sectional views of a process of forming a thin film transistor according to the present invention.
먼저, 도 2a는 기판상에 버퍼층 및 비정질 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 플라스틱 또는 유리와 같은 절연 기판(101)상에 버퍼층(102)과 비정질 실리콘층(103)을 형성한다.First, FIG. 2A is a cross-sectional view of a process of forming a buffer layer and an amorphous silicon layer on a substrate. As shown in the figure, a
이때, 상기 버퍼층은 하부 기판에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달의 속도를 조절함으로서, 반도체층의 결정화가 잘 이루어질 수 있도록 하는 역활을 한다. 상기 비정질 실리콘은 화학적 기상 증착법 또는 물리적 기상 증착법을 이용할 수 있다. 또한 상기 비정질 실리콘을 형성할 때 또는 형성한 후에 탈수소처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.In this case, the buffer layer serves to prevent crystallization of the semiconductor layer by preventing the diffusion of moisture or impurities generated from the lower substrate or by controlling the rate of heat transfer during crystallization. The amorphous silicon may use chemical vapor deposition or physical vapor deposition. In addition, when the amorphous silicon is formed or after the formation of the dehydrogenation process may be carried out to lower the concentration of hydrogen.
다음, 도 2b는 상기 기판상에 형성된 비정질 실리콘층의 표면을 불산 처리하 는 공정의 단면도이다. 도에서 보는 바와 같이 상기 비정질 실리콘층의 표면을 스핀(Spin) 방식과 같은 방법으로 희석된 불산(Dilute Hydrofluoric Acid)을 이용하여 불산 처리(104)하여, 비정질 실리콘층의 표면에 형성된 유기물, 무기물 또는 금속 물질 등과 같은 불순물을 제거하여 비정질 실리콘 표면의 접촉각을 60 내지 90도를 갖도록 한다. 상기와 같은 비정질 실리콘 표면의 접촉각이 60도 이상을 갖게 되면 비정질 실리콘 표면에 상기에서 서술한 불순물이 거의 존재하지 않는 것을 나타내는 것으로 비정질 실리콘의 청정도를 대변할 수 있다. 즉 접촉각이 커질 수록 비정질 실리콘 표면의 불순물은 적어지게 된다. 이때 상기 비정질 실리콘 표면의 접촉각은 상기 비정질 실리콘층에 초순수를 한방울 떨어뜨린 후, 비정질 실리콘의 표면의 계면과 상기 초순수의 표면 계면이 이루는 각을 측정한 값을 나타낸다.Next, FIG. 2B is a cross-sectional view of a step of hydrofluoric acid treating the surface of an amorphous silicon layer formed on the substrate. As shown in the figure, the surface of the amorphous silicon layer is treated with hydrofluoric acid (104) using dilute hydrofluoric acid (Dilute Hydrofluoric Acid) in a method such as a spin method, such as an organic material, an inorganic material or an inorganic material formed on the surface of the amorphous silicon layer. Impurities such as metal materials are removed to have a contact angle of the amorphous silicon surface having 60 to 90 degrees. When the contact angle of the amorphous silicon surface is 60 degrees or more, it indicates that the impurities described above are hardly present on the amorphous silicon surface and can represent the cleanliness of the amorphous silicon. In other words, the larger the contact angle, the less impurities on the surface of the amorphous silicon. In this case, the contact angle of the surface of the amorphous silicon represents a value obtained by dropping ultrapure water into the amorphous silicon layer and measuring the angle between the interface of the surface of the amorphous silicon and the surface interface of the ultrapure water.
다음, 도 2c는 상기 불산 처리된 비정질 실리콘을 결정화하여 다결정 또는 단결정 실리콘층을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 불산처리된 비정질 실리콘층을 결정화법을 이용하여 다결정 또는 단결정 실리콘층(103a)을 형성한다. 이때 상기 결정화법은 RTA(Rapid Thermal Annealing) 공정, SPC법(Solid Phase Crystallization), ELA법(Excimer Laser Crystallization), MIC법(Metal Induced Crystallization), MILC법(Metal Induced Lateral Crystallization) 또는 SLS법(Sequential Lateral Solidification) 등이 있다. 일반적으로 박막트랜지스터의 채널 영역이 비정질 실리콘층으로 형성되는 경우에는 전자 이동도가 낮을 뿐만 아니라 전류의 이동량이 적어 박막트랜지스터의 크기가 커야하는 문제점이 있는데 이를 해결하기 위해 상기와 같은 결정화 공정을 진행하게 된다.Next, FIG. 2C is a cross-sectional view of a process of crystallizing the hydrofluoric acid treated amorphous silicon to form a polycrystalline or single crystal silicon layer. As shown in the figure, a polycrystalline or single crystal silicon layer 103a is formed using the hydrofluoric acid treated amorphous silicon layer using a crystallization method. In this case, the crystallization method is a RTA (Rapid Thermal Annealing) process, SPC (Solid Phase Crystallization), ELA (Excimer Laser Crystallization), MIC (Metal Induced Crystallization), MILC (Metal Induced Lateral Crystallization) or SLS (Sequential) Lateral Solidification). In general, in the case where the channel region of the thin film transistor is formed of an amorphous silicon layer, there is a problem that the size of the thin film transistor must be large due to not only low electron mobility but also small amount of current movement. do.
다음, 도 2d는 상기 다결정 또는 단결정 실리콘층을 패턴하여 반도체층을 형성하고, 상기 반도체층상에 게이트 절연막 및 게이트 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 다결정 또는 단결정 실리콘층을 포토레지스트 패턴을 이용하여 패터닝하여 반도체층(106)을 형성한다.Next, FIG. 2D is a cross-sectional view of a process of forming a semiconductor layer by patterning the polycrystalline or single crystal silicon layer, and forming a gate insulating film and a gate electrode on the semiconductor layer. As shown in the figure, the polycrystalline or single crystal silicon layer is patterned using a photoresist pattern to form a
이어서, 상기 반도체층이 형성된 기판상에 게이트 절연막(107)을 형성한다. 이때 상기 게이트 절연막은 실리콘 산화막 또는 실리콘 질화막과 같은 절연막으로 형성할 수 있는데, 일반적으로는 하부의 반도체층과의 접촉 계면 특성이 우수한 실리콘 산화막으로 형성하는 것이 바람직하다.Subsequently, a
이어서, 상기 기판상에 게이트 전극 형성 물질을 증착하고, 패터닝하여 게이트 전극을 형성한다. 이때 도에는 도시하지 않았지만, 상기 게이트 전극 형성 물질을 패터닝하여 금속 배선을 형성할 수도 있다.Subsequently, a gate electrode forming material is deposited on the substrate and patterned to form a gate electrode. Although not shown in the drawing, the gate electrode forming material may be patterned to form a metal wiring.
이어서, 상기 게이트 전극을 마스크로 이용하고, 불순물 주입 공정(도시 안함)을 진행하여 상기 반도체층에 소오스/드레인 영역을 형성하는 공정을 진행할 수 있다.Subsequently, the gate electrode may be used as a mask, and an impurity implantation process (not shown) may be performed to form a source / drain region in the semiconductor layer.
다음, 도 2e는 상기 기판상에 층간절연막 및 소오스/드레인 전극을 형성하는 공정의 단면도이다. 도에서 보는 바와 같이 상기 기판상에 산화막 또는 질화막과 같은 절연막을 이용하여 층간절연막(109)을 형성한다. 상기 층간절연막은 하부의 게이트 전극 또는 반도체층과 상부의 소자들을 전기적으로 절연하거나, 하부의 소자들을 보호하기 위한 목적으로 형성된다.Next, FIG. 2E is a cross-sectional view of a process of forming an interlayer insulating film and a source / drain electrode on the substrate. As shown in the figure, an
이어서, 상기 층간절연막 및 게이트 절연막을 포토레지스트 패턴을 이용하여 상기 반도체층의 소오스/드레인 영역의 일부를 노출시키는 비아홀을 형성한 후, 상기 기판상에 소오스/드레인 전극 형성 물질을 증착하고, 상기 소오스/드레인 전극 형성 물질을 패터닝하여 소오스/드레인 전극(110)을 형성하여 박막트랜지스터를 형성한다.Subsequently, a via hole exposing a part of the source / drain regions of the semiconductor layer is formed on the interlayer insulating layer and the gate insulating layer using a photoresist pattern, and then a source / drain electrode forming material is deposited on the substrate, and the source The source /
도 3은 본 발명에 의해 형성된 박막트랜지스터의 문턱 전압과 상기 불산 처리된 비정질 실리콘 표면의 접촉각의 관계를 나타낸 그래프이다. 도 3의 그래프는 본 발명의 도 2b에서 설명한 접촉각(Contact Angle)과 도 2a 내지 도 2e에서 상술한 방법으로 형성된 박막트랜지스터의 문턱 전압(Vth(V))의 관계를 나타낸 그래프이다. 그래프에서 보는 바와 같이 접촉각이 커짐에 따라 박막트랜지스터의 문턱 전압이 음(-)의 값으로 이동하는 것을 볼 수 있다. 또한 접촉각이 60도 이상(60 내지 90도)이 되는 경우에는 그래프에서 보는 바와 같이 문턱 전압이 -2.0 내지 -2.5V로 집중(또는 saturation)되는 것을 볼 수 있다.3 is a graph showing the relationship between the threshold voltage of the thin film transistor formed by the present invention and the contact angle of the hydrofluoric acid amorphous silicon surface. 3 is a graph illustrating the relationship between the contact angle described in FIG. 2B and the threshold voltage Vth (V) of the thin film transistor formed by the method described above with reference to FIGS. 2A through 2E. As shown in the graph, as the contact angle increases, the threshold voltage of the thin film transistor moves to a negative value. In addition, when the contact angle is 60 degrees or more (60 to 90 degrees), as shown in the graph, it can be seen that the threshold voltage is concentrated (or saturated) at -2.0 to -2.5V.
상기와 같이 반도체층과 게이트 절연막의 계면 특성이 우수한 박막트랜지스터를 유기 전계 발광 소자 또는 액정 표시 소자와 같은 평판형 표시 소자에 이용하여 우수한 특성을 갖는 평판형 표시 소자를 형성할 수 있다.As described above, a thin film transistor having excellent interface characteristics between the semiconductor layer and the gate insulating layer may be used in a flat panel display device such as an organic light emitting device or a liquid crystal display device to form a flat panel display device having excellent characteristics.
상기와 같이 문턱 전압이 접촉각에 의해 음의 값으로 이동되고, 특정한 범위의 문턱 전압으로 집중되는 것은 상기에서도 상술한 바와 같이 유기물, 무기물 또는 금속 물질과 같은 불순물이 불산 처리 공정에 의해 비정질 실리콘층의 표면에서 제거됨으로서, 즉, 비정질 실리콘층 표면의 청정도가 높아짐으로서, 이후 결정화 공정 및 게이트 절연막 형성 공정 이후, 반도체층과 게이트 절연막의 계면의 특성이 우수하기 때문인 것으로 사료된다.As described above, the threshold voltage is shifted to a negative value by the contact angle, and the concentration of the threshold voltage is in a specific range. As described above, impurities such as organic, inorganic, or metallic materials may be removed from the amorphous silicon layer by hydrofluoric acid treatment. It is considered that this is because the characteristics of the interface between the semiconductor layer and the gate insulating film are excellent after being removed from the surface, that is, the cleanness of the surface of the amorphous silicon layer is increased, after the crystallization step and the gate insulating film forming step.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.The present invention has been shown and described with reference to the preferred embodiments as described above, but is not limited to the above embodiments and those skilled in the art without departing from the spirit of the present invention. Various changes and modifications will be possible.
따라서, 본 발명의 박막트랜지스터 형성 방법은 절연 기판상에 형성된 비정질 실리콘의 표면을 불산 처리하여 비정질 실리콘의 표면의 접촉각이 60 내지 90도가 되도록함으로써 문턱 전압이 음(-)의 방향으로 이동하게 되고, -2.0 내지 -2.5V의 범위 내로 문턱 전압이 집중되는 효과가 있다.Accordingly, in the method of forming the thin film transistor of the present invention, the threshold voltage is moved in the negative direction by hydrofluoricating the surface of the amorphous silicon formed on the insulating substrate so that the contact angle of the surface of the amorphous silicon is 60 to 90 degrees. There is an effect that the threshold voltage is concentrated in the range of -2.0 to -2.5V.
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