KR20060001639A - 플라즈마 디스플레이 패널의 구동방법 - Google Patents

Abstract

본 발명은, 제1 및 제2 유지 전극 라인들이 서로 나란하게 형성되고 어드레스 전극 라인들이 상기 제1 및 제2 유지 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 상기 서브필드들 각각에서 리셋 기간, 어드레스 기간, 및 유지방전 기간이 수행되는 플라즈마 디스플레이 패널의 구동 방법에 있어서, 상기 리셋 기간에서는 상기 제1 유지 전극 라인들에 리셋 신호가 인가되고, 상기 어드레스 기간에서는 상기 제1 유지 전극 라인들에 주사 신호가 인가되고 상기 어드레스 전극 라인들에 어드레스 신호가 인가되며, 상기 유지방전 기간에서는 상기 제1 유지 전극 라인들에 교대 유지펄스가 인가되고, 상기 제2 유지 전극 라인들에는 바이어스 전압이 인가되며, 모든 상기 제1 유지 전극 라인들에 어드레스 신호가 인가된 후, 상기 어드레스 전극 라인들에 전하축적을 방지하기 위한 펄스를 인가하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.

Description

플라즈마 디스플레이 패널의 구동방법{Driving method of plasma display panel}

도 1은 종래의 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

도 2는 플라즈마 디스플레이 패널의 사시도이다.

도 3은 플라즈마 디스플레이 패널 구동부를 나타낸 블록도이다.

도 4는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방식을 보여주는 타이밍도이다.

도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

도 7은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

도 8은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

<도면의 주요부분에 대한 부호의 설명>

V_sch....어드레스 기간의 하이레벨 전압

V_scl....어드레스 기간의 로우레벨 전압

Va...어드레스 데이터 전압

Var...어드레스 리셋전압

Vas...전하축적 방지전압

Vs+...양 유지전압(최고 전압치)

Vs-...음 유지전압(최저 전압치)

Vb,Vb'...바이어스 전압

V_G...그라운드 전압

PR...리셋 기간

PA...어드레스 기간

PS...유지방전 기간

본 발명은 플라즈마 디스플레이 패널 구동방법에 관한 것으로서, 특히 X 전극에 일정한 바이어스 전압을 인가하고 Y 전극에 교대 유지펄스를 가하여 유지방전을 일으킬 때 어드레스 전극에 양전하가 축적되지 않도록 양의 펄스를 가해줌으로써 방전의 신뢰성을 향상시킬 수 있는 플라즈마 디스플레이 패널 구동방법에 관한 것이다.

통상적인 플라즈마 디스플레이 패널은 서로 대향 이격된 앞쪽 기판과 뒷쪽 기판 사이에 Y 유지 전극 라인들 및 X 유지 전극 라인들이 서로 나란하게 형성되고, 어드레스 전극 라인들이 Y 및 X 유지 전극 라인들에 대하여 교차되게 형성된다. 그리고, Y 및 X 유지 전극 라인들과 어드레스 전극 라인들에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 상기 서브필드들 각각에서 리셋팅, 어드레싱, 및 디스플레이-유지 단계들이 수행되도록 구동 신호 파형이 인가된다.

도 1은 플라즈마 디스플레이 패널 구동신호를 도시한 파형도에 따라 각각의 단위 서브필드에서 플라즈마 디스플레이 패널의 전극 라인들에 인가되는 구동 신호들을 보여준다. 도 1의 구동 방법에 포함된 종래의 리셋팅 방법은, 2000년 일본 공개 특허 공보 제214,823호와 동 제242,224호에 교시되어 있다.

도 1을 참조하면, 단위 서브필드(SF)의 리셋팅 시간(PR)의 상승기간에서는, Y 전극 라인들에서 전위가 제2 전위(V_S')까지 상승한 다음 제2 전위(V_S')보다 제5 전위(V_SET')만큼 더 높은 제1 전위(V_S'+V_SET')까지 지속적으로 상승된다. 여기에서, X 전극 라인들과 어드레스 전극 라인들에는 접지 전위(V_G)가 인가된다. 이에 따라, Y 전극 라인들과 X 전극 라인들 사이에 약한 방전이 일어나는 한편, Y 전극 라인들과 어드레스 전극 라인들 사이에 더욱 약한 방전이 일어난다. 이에 따라, Y 전극 라인들 주위에는 부극성 벽전하들이 많이 형성되고, X 전극 라인들 주위에는 정극 성의 벽전하들이 형성되며, 어드레스 전극 라인들 주위에는 정극성의 벽전하들이 적게 형성된다.

리셋팅 시간(PR)의 하강기간에서는, X 전극 라인들에 인가되는 전위가 바이어스 전위(V_b')로 유지된 상태에서, Y 전극 라인들에 인가되는 전위가 제2 전위(V_S')로부터 제3 전위(V_nf')까지 지속적으로 하강된다. 여기에서, 어드레스 전극 라인들에는 접지 전위(V_G)가 인가된다. 이에 따라, X 전극 라인들과 Y 전극 라인들 사이의 약한 방전으로 인하여, Y 전극 라인들 주위의 부극성의 벽전하들의 일부가 X 전극 라인들 주위로 이동한다. 이에 따라, X 전극 라인들(X₁, ..., X_n)의 벽전위(wall electric-potential)가 어드레스 전극 라인들의 벽전위보다 낮고 Y 전극 라인들의 벽전위보다 높아진다.

이에 따라, 이어지는 어드레싱 기간(PA)에서 선택된 어드레스 전극 라인들과 Y 전극 라인 사이의 대향 방전에 요구되는 어드레싱 전압(V_a'-V_scl')이 낮아질 수 있다. 한편, 모든 어드레스 전극 라인들에는 접지 전위(V_G)가 인가되므로, 어드레스 전극 라인들은 X 전극 라인들과 Y 전극 라인들에 대하여 방전을 수행하고, 이 방전으로 인하여 어드레스 전극 라인들 주위의 정극성의 벽전하들이 소멸한다.

이어지는 어드레싱 기간(PA)에서는, X 전극 라인들에 소정의 바이어스 전압(V_b')이 인가된 상태에서, 어드레스 전극 라인들에 표시 데이터 신호가 인가되고, 제2 전위(V_S)보다 낮은 제6 전위(V_sch)로 바이어싱된 Y 전극 라인들에 로우레벨 전위(V_scl)의 주사 펄스가 순차적으로 인가됨에 따라, 원활한 어드레싱이 수행될 수 있다. 각 어드레스 전극 라인에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전위(V_a')가, 그렇지 않을 경우에 접지 전위(V_G)가 인가된다. 이에 따라 로우레벨 전위(V_scl)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(V_A)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레싱 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레이 셀에서는 벽전하들이 형성되지 않는다.

이어지는 유지방전 기간(PS)에서는, 모든 Y 전극 라인들과 X 전극 라인들에 제2 전위(V_S')의 유지 펄스들이 교호하게 인가되어, 상응하는 어드레싱 시간(PA)에서 벽전하들이 형성된 디스플레이 셀들에서 디스플레이-유지를 위한 방전을 일으킨다.

그런데, 상기와 같은 종래의 구동방법에 따른 파형도에서, 유지방전 기간(PS)에서 X 전극 라인들에도 Y 전극 라인들과 마찬가지로 제2 전위(V_S')의 유지 펄스들이 교호하게 인가되어야 하므로, 어드레스 구동부 및 Y 구동부 뿐만 아니라 X 구동부에도 고가의 구동 회로가 사용되어야 한다. 따라서, 종래의 구동방법에 따르면, 플라즈마 디스플레이 패널의 구동을 위하여 소요되는 비용이 큰 문제점이 있었다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 플라즈마 디스플레이 패널의 구동에 필요한 구동회로의 가격을 저감하여 플라즈마 디스플레이 장치의 제조 비용을 줄일 수 있는 플라즈마 디스플레이 패널 구동방법을 제공하는데 있다.

또한, 본 발명의 다른 목적은 유지방전 기간에서 어드레스 전극 라인들에 축적될 수 있는 양전하를 소거시켜 유지방전의 신뢰성을 향상시킬 수 있는 플라즈마 디스플레이 패널 구동방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은,

제1 및 제2 유지 전극 라인들이 서로 나란하게 형성되고 어드레스 전극 라인들이 상기 제1 및 제2 유지 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브필드들로 구분되고, 상기 서브필드들 각각에서 리셋 기간, 어드레스 기간, 및 유지방전 기간이 수행되는 플라즈마 디스플레이 패널의 구동 방법에 있어서,

상기 리셋 기간에서는 상기 제1 유지 전극 라인들에 리셋 신호가 인가되고, 상기 어드레스 기간에서는 상기 제1 유지 전극 라인들에 주사 신호가 인가되고 상기 어드레스 전극 라인들에 어드레스 신호가 인가되며, 상기 유지방전 기간에서는 상기 제1 유지 전극 라인들에 교대 유지펄스가 인가되고,

상기 제2 유지 전극 라인들에는 바이어스 전압이 인가되며,

모든 상기 제1 유지 전극 라인들에 어드레스 신호가 인가된 후, 상기 어드레 스 전극 라인들에 전하축적을 방지하기 위한 펄스를 인가하는 플라즈마 디스플레이 패널의 구동방법을 제공한다.

본 발명에 따르면, 제2 유지 전극 라인들에 바이어스 전압만이 인가되고 교대 유지펄스가 인가되지 않으므로 제2 유지 전극 라인들을 구동하기 위한 고가의 구동회로가 소요되지 않기 때문에, 플라즈마 디스플레이 장치의 제조 비용을 저감할 수 있다. 또한, 유지방전 기간에서 어드레스 전극 라인들에 축적되는 전하를 제거함으로써 제1 유지 전극 라인들과 제2 유지 전극 라인들 사이의 유지방전의 신뢰성을 향상시킬 수 있다.

본 발명의 다른 특징에 따르면, 상기 전하축적을 방지하기 위한 펄스는 접지전위보다 높은 하이레벨 전위를 가질 수 있다.

본 발명의 또 다른 특징에 따르면, 상기 전하축적을 방지하기 위한 펄스의 하이레벨 전위는 상기 제1 유지 전극 라인들에 인가되는 교대 유지펄스의 최대 전압치의 1/4 내지 3/4 크기를 가질 수 있다. 그리고, 상기 전하축적을 방지하기 위한 펄스는 상기 어드레스 신호 완료시부터 상기 교대 유지펄스 중 첫번째 주기의 완료시까지 인가될 수 있다.

그리고, 상기 제2 유지 전극 라인들에 인가되는 바이어스 전압은 상기 교대 유지펄스의 최고 전압치와 최저 전압치의 중간전압인 것이 바람직하며, 상기 중간전압은 접지전압인 것이 더욱 바람직하다.

한편, 상기 제2 유지 전극 라인들에 인가되는 바이어스 전압은,

상기 리셋 기간 및 상기 유지방전 기간에서는 접지전위를 가진 제1 바이어스 전압으로 인가되고, 상기 어드레스 기간에서는 양 전위의 제2 바이어스 전압으로 인가될 수 있다.

한편, 상기 구동방법은 컴퓨터에서 실행시키기 위한 프로그램으로서 기록될 수 있다. 즉, 상기 구동방법은 프로그램으로서 기록매체에 기록된 후에 컴퓨터에서 실행됨으로써 플라즈마 디스플레이 패널이 구동될 수 있다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 대하여 상세히 설명한다.

도 2는 플라즈마 디스플레이 패널의 구조를 나타내는 사시도이다.

도 2를 참조하면, 통상적인 면방전 플라즈마 디스플레이 패널(1)의 앞쪽 및 뒤쪽 글라스 기판들(100, 106) 사이에는, 어드레스 전극 라인들(A₁, A₂, ... , A _m), 유전층(102, 110), Y 전극 라인들(Y₁, ... , Y_n), X 전극 라인들(X₁, ... , X_n), 형광층(112), 격벽(114) 및 보호층으로서 예컨대 일산화마그네슘 (MgO)층(104)이 마련되어 있다.

어드레스 전극 라인들(A₁, A₂, ... , A_m)은 뒤쪽 글라스 기판(106)의 앞쪽에 일정한 패턴으로 형성된다. 아래쪽 유전층(110)은 어드레스 전극 라인들(A₁, A₂, ... , A_m)의 앞쪽에 도포된다. 아래쪽 유전층(110)의 앞쪽에는 격벽(114)들이 어드레스 전극 라인들(A₁, A₂, ... , A_m)과 평행한 방향으로 형성된다. 이 격벽(114)들은 각 디스플레이 셀의 방전 영역을 구획하고, 각 디스플레이 셀 사이의 광학적 간 섭을 방지하는 기능을 한다. 형광층(112)은, 격벽(114)들 사이에서 형성된다.

X 전극 라인들(X₁, ... , X_n)과 Y 전극 라인들(Y₁, ... , Y_n )은 어드레스 전극 라인들(A₁, A₂, ... , A_m)과 직교되도록 앞쪽 글라스 기판(100)의 뒤쪽에 일정한 패턴으로 형성된다. 각 교차점은 상응하는 디스플레이 셀을 설정한다. 각 X 전극 라인(X₁, ... , X_n)과 각 Y 전극 라인(Y₁, ... , Y_n)은 ITO(Indium Tin Oxide) 등과 같은 투명한 도전성 재질의 투명 전극 라인(X_na, Y_na)과 전도도를 높이기 위한 금속 전극 라인(X_nb, Y_nb)이 결합되어 형성될 수 있다. 앞쪽 유전층(102)은 X 전극 라인들(X₁, ... , X_n)과 Y 전극 라인들(Y₁, ... , Y_n)의 뒤쪽에 전면(全面) 도포되어 형성된다. 강한 전계로부터 패널(1)을 보호하기 위한 보호층(104) 예를 들어, 일산화마그네슘(MgO)층은 앞쪽 유전층(102)의 뒤쪽에 전면 도포되어 형성된다. 방전 공간(108)에는 플라즈마 형성용 가스가 밀봉된다.

이와 같은 플라즈마 디스플레이 패널에 일반적으로 적용되는 구동 방식은, 초기화, 어드레스 및 디스플레이 유지 단계가 단위 서브-필드에서 순차적으로 수행되게 하는 방식이다. 초기화 단계에서는 구동될 디스플레이 셀들의 전하 상태가 균일하게 된다. 어드레스 단계에서는, 선택될 디스플레이 셀들의 전하 상태와 선택되지 않을 디스플레이 셀들의 전하 상태가 설정된다. 디스플레이 유지 단계에서는, 선택될 디스플레이 셀들에서 디스플레이 방전이 수행된다. 이때, 디스플레이 방전을 수행하는 디스플레이 셀들의 플라즈마 형성용 가스로부터 플라즈마가 형성되고, 이 플라즈마로부터의 자외선 방사에 의하여 상기 디스플레이 셀들의 형광층(112)이 여기되어 빛이 발생된다.

도 3은 플라즈마 디스플레이 패널의 일반적인 구동 장치를 나타내는 블록도이다.

도면을 참조하면, 플라즈마 디스플레이 패널(1)의 통상적인 구동 장치는 영상 처리부(200), 제어부(202), 어드레스 구동부(206), X 구동부(208) 및 Y 구동부(204)를 포함한다.

영상 처리부(200)는 외부 아날로그 영상 신호를 디지털 신호로 변환하여 내부 영상 신호 예를 들어, 각각 8 비트의 적색(R), 녹색(G) 및 청색(B) 영상 데이터, 클럭 신호, 수직 및 수평 동기 신호들을 발생시킨다.

논리 제어부(202)는 영상 처리부(200)로부터의 내부 영상 신호에 따라 구동 제어 신호들(SA, SY, SX)을 발생시킨다. 어드레스 구동부(206)는, 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 어드레스 신호(SA)를 처리하여 표시 데이터 신호를 발생시키고, 발생된 표시 데이터 신호를 어드레스 전극 라인들에 인가한다. X 구동부(208)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 X 구동 제어 신호(SX)를 처리하여 X 전극 라인들에 인가한다. Y 구동부(204)는 제어부(202)로부터의 구동 제어 신호들(SA, SY, SX)중에서 Y 구동 제어 신호(SY)를 처리하여 Y 전극 라인들에 인가한다.

상기한 바와 같은 구조의 플라즈마 디스플레이 패널(1)의 구동방법으로, 주로 사용되는 어드레스-디스플레이 분리 구동방법이 미국특허 제5,541,618호에 개시 되어 있다.

도 4는 플라즈마 디스플레이 패널의 Y 전극 라인들에 대한 통상적인 어드레스-디스플레이 분리(Address-Display Separation) 구동 방법을 보여준다.

도면을 참조하면, 단위 프레임은 시분할 계조 표시를 실현하기 위하여 소정개수 예컨대 8 개의 서브필드들(SF1, ..., SF8)로 분할될 수 있다. 또한, 각 서브필드(SF1, ..., SF8)는 리셋 기간(미도시)과, 어드레스 기간(A1, ..., A8)및, 유지방전 기간(S1, ..., S8)로 분할된다.

각 어드레스 기간(A1, ..., A8)에서는, 어드레스 전극 라인들(도 1의 AR1, AG1, ..., AGm, ABm)에 표시 데이터 신호가 인가됨과 동시에 각 Y 전극 라인(Y1, ..., Yn)에 상응하는 주사 펄스가 순차적으로 인가된다.

각 유지방전 기간(S1, ..., S8)에서는, Y 전극 라인들(Y1, ..., Yn)과 X 전극 라인들(X1, ..., Xn)에 디스플레이 방전용 펄스가 교호하게 인가되어, 어드레스 기간(A1, ..., A8)에서 벽전하들이 형성된 방전셀들에서 표시 방전을 일으킨다.

플라즈마 디스플레이 패널의 휘도는 단위 프레임에서 차지하는 유지방전 기간(S1, ..., S8)내의 유지방전 펄스 개수에 비례한다. 1 화상을 형성하는 하나의 프레임이, 8개의 서브필드와 256 계조로 표현되는 경우에, 각 서브필드에는 차례대로 1, 2, 4, 8, 16, 32, 64, 128의 비율로 서로 다른 유지펄스의 수가 할당될 수 있다. 만일 133 계조의 휘도를 얻기 위해서는, 서브필드1 기간, 서브필드3 기간 및 서브필드8 기간 동안 셀들을 어드레싱하여 유지방전하면 된다.

각 서브필드에 할당되는 유지방전 수는, APC(Automatic power control) 단계 에 따른 서브필드들의 가중치에 따라 가변적으로 결정될 수 있다. 또한 각 서브필드에 할당되는 유지방전 수는. 감마특성이나 패널특성을 고려하여 다양하게 변형하는 것이 가능하다. 예컨대 서브필드4에 할당된 계조도를 8에서 6으로 낮추고, 서브필드6에 할당된 계조도를 32에서 34로 높일 수 있다. 또한, 한 프레임을 형성하는 서브필드의 수도 설계사양에 따라 다양하게 변형하는 것이 가능하다.

본 발명에 의한 플라즈마 디스플레이 패널 구동방법의 기본개념은, X 전극 라인들에 고주파 펄스를 인가하지 않고 소정의 바이어스 전압만을 인가함으로써 구동회로에 소요되는 비용을 저감하는 동시에, 유지방전 기간에서 어드레스 전극라인들에 소정의 양전위의 펄스를 인가하여 어드레스 전극에 축적될 수 있는 양전하를 제거함으로써 Y 전극과 X 전극 사이의 어드레스 방전의 신뢰성을 향상시키는 것이다.

도 5는 본 발명의 제1 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도로서, 교류형 플라즈마 디스플레이의 ADS(Address Display Separation) 구동방식에서 한 서브필드(SF)내에서 어드레스 전극 라인들, X 전극 라인들 및 Y 전극 라인들에 인가되는 구동신호를 나타낸다. 도 5를 참조하면, 하나의 서브필드(SF)는 리셋 기간(PR), 어드레스 기간(PA) 및 유지방전 기간(PS)를 구비한다. 도 5에 도시한 구동신호의 특징은, 어드레스 기간(PA)에서 X 전극 라인들에 소정의 바이어스 전압(V_b)이 인가되고, 리셋 기간(PR) 및 유지방전 기간(PS)에서 X 전극 라인들에 그라운드 전압(V_G)이 지속적으로 인가된다는 점이다.

그리고, 선택적으로, Y 전극 라인들에 인가되는 구동신호에는 접지전위가 유지되는 구간이 없도록 할 수 있다. Y 전극 라인들에 인가되는 펄스에 접지전위가 인가되지 않도록 하면 그라운드 스위치 회로가 필요 없으므로, 제조 비용을 더욱 저감할 수 있다.

도 5의 구동신호에서는, 유지방전 기간(PS)에서 Y 전극 라인들에 인가되는 유지 펄스가 양의 유지전압(Vs+) 뿐 아니라 음의 유지전압(Vs-)의 펄스 크기를 가지고 교대적으로 인가된다(이하에서 이 펄스를 교대 유지펄스라고 호칭한다).

X 전극 라인들에 인가되는 바이어스 전압은 상기 리셋 기간(PR) 및 상기 유지방전 기간(PS)에서는 교대 유지펄스의 최고 전압치와 최저 전압치의 중간전압인 것이 바람직하다. 교대 유지펄스는 Vs+ 와 Vs- 의 유지전압을 가지므로, X 전극 라인들에 인가되는 바이어스 전압은 Vs+ 와 Vs- 의 중간전압인 접지전압(V_G)인 것이 바람직하다. 그리고, 어드레스 기간(PA)에서는 양 전위의 제2 바이어스 전압(V_b)을 가한다. 제2 바이어스 전압(V_b)은 Y 전극과 어드레스 전극간의 어드레스 방전시에 보다 효율적인 안정적인 방전을 위하여 인가된다.

방전과정을 설명하면, 리셋 기간(PR)은 Y 전극 라인들에 대해 리셋신호를 인가하여, 강제로 기입방전을 수행함으로써, 셀의 벽전하 상태를 초기화한다. 어드레스 기간(PA)에 들어가기 전에 리셋 기간(PR)이 수행되며, 이는 전 화면에 걸쳐 수행하므로, 상당히 고르면서도 원하는 분포의 벽전하 배치를 만들 수 있다. 리셋 기간(PR)에 의해 초기화된 셀들은, 셀 내부의 벽전하 조건이 모두 비슷하게 형성된 다. 리셋 기간(PR)에서 Y 전극 라인들의 상승램프에서는 Y 전극 라인들에 음전하가 많이 쌓이게 되며, 어드레스 전극과 X 전극 라인들에는 양전하가 쌓이게 된다.

이어서 Y 전극 라인들의 하강램프에서는 Y 전극 라인들의 전압이 점차 감소하므로 Y 전극 라인들의 음전하는 점차 소거되어 방전 공간으로 배출되어 공간 전하가 생성된다. 방전 공간에서의 방전으로 인하여 방전셀 내부를 초기화한다. Y 전극 라인들의 하강램프시 X 전극 라인들에 양의 바이어스 전압(Vb')이 인가되지 않은 경우에는 X 전극 라인들과 Y 전극 라인들에서의 초기화 방전을 위해 Y 전극 라인들의 전압은 종래보다 더 작은 Vnf 전압까지 하강해야 한다. 따라서, 어드레스 기간에서 Y 전극 라인들에는 접지전압(V_G)보다 낮은 전압이 인가된다. 그러나, 하강램프시 X 전극 라인들에 양의 바이어스 전압(Vb')가 인가되어도 본 발명의 요지와 무관한 이상 본 발명의 범위에 속하는 것은 물론이다.

리셋 기간(PR)이 수행된 후에 어드레스 기간(PA)이 수행된다. 이때 어드레스 기간(PA)에서는 표시되어야 할 셀 위치에서 Y 전극 라인들에는 스캔 전압(Vscl)이 인가되며, 어드레스 전극에는 어드레스 전압(Va)이 인가되어 동시에 턴온 시킴으로써 표시 셀을 선택한다. 각 어드레스 전극 라인에 인가되는 표시 데이터 신호는 디스플레이 셀을 선택할 경우에 정극성 어드레싱 전위(V_a')가, 그렇지 않을 경우에 접지 전위(V_G)가 인가된다. 이에 따라 로우레벨 전위(V_scl)의 주사 펄스가 인가되는 동안에 정극성 어드레싱 전위(V_a)의 표시 데이터 신호가 인가되면 상응하는 디스플레이 셀에서 어드레스 방전에 의하여 벽전하들이 형성되며, 그렇지 않은 디스플레 이 셀에서는 벽전하들이 형성되지 않는다.

어드레스 기간(PA)이 수행된 후에, X 전극 라인들에 바이어스 전압으로서 접지전압(V_G)이 인가되어 상태에서, Y 전극 라인들에는 양의 유지전압(Vs+)과 음의 유지전압(Vs-)이 교대로 인가되는 교대 유지 펄스에 의해 유지방전 기간(PS)이 수행된다. 일실시예로서, Vs+는 160 내지 210 볼트(Volt)의 전압을 가질 수 있다.

유지 펄스가 인가되는 시점에서, 어드레스 구간에서 쌓인 양전하가 Y 전극 라인들에 쌓여 있고 X 전극 라인들에는 음전하가 쌓여 있다. 한편, 양의 유지전압(Vs+)과 음의 유지전압(Vs-)으로 구성된 교대 유지펄스 중에서 Y 전극 라인들에 양의 유지전압(Vs+)을 향해 인가되기 시작하는 도중에는 Y 전극 라인들에 쌓였던 양전하가 공간전하로 배출되고, X 전극 라인들에서도 음전하가 공간전하로 배출되며, 공간전하의 영향에 의해 약방전이 시작된다. 그리고, Vs+ 전압(예컨대, 160 내지 210 볼트)이 인가되면, Y 전극 라인들에서는 더 많은 양전하가 X 전극 라인들에서는 더 많은 음전하가 공간전하로 배출되며 상기 약방전을 근거로 하여 빠르고 강한 유지 방전이 수행된다. 이러한 1차 유지방전은, Y 전극 라인들 근처에 쌓여있던 양전하와 Vs+전압의 합과 X 전극 라인들 근처에 쌓여있던 음전하의 차(즉, 모든 전위값의 절대값의 합)가 방전개시전압을 초과하면서 이루어진다. 1차 유지방전이 일어나면 Y 전극 라인들 근처에 음전하가 쌓이고 X 전극 라인들 근처에 양전하가 쌓인다.

이어서, Y 전극 라인들에 음의 유지전압(Vs-)이 인가되기 시작하면 X 전극 라인들에서는 양전하가 공간전하로 배출되기 시작하고 Y 전극 라인들에서는 음전하가 공간전하로 배출되기 시작하며 최저 전압치(Vs-)에 도달하면 2차 유지 방전이 수행된다. 이러한 2차 유지방전은, X 전극 라인들 근처에 쌓여있던 양전하에 의한 전위로부터 Y 전극 라인들 근처에 쌓여있던 음전하와 Vs-전압의 합을 뺀 값(즉, 모든 전위값의 절대값의 합)가 방전개시전압을 초과하면서 이루어진다. 1차 유지방전이 일어나면 Y 전극 라인들 근처에 다시 1차 유지방전 직전 상태처럼 양전하가 쌓이고 X 전극 라인들 근처에 음전하가 쌓인다. 그 이후 다시 1차 유지방전과 동일한 작용에 의해 3차 유지방전이 일어나고, 그 이후 다시 2차 유지방전과 동일한 작용에 의해 4차 유지방전이 일어난다. 서브필드별로 정해진 시간 동안 교대 유지펄스가 지속되어 이러한 유지방전이 지속된다.

그런데, 유지방전이 일어날 때, Y 전극에서 배출되는 양전하의 일부는 상대적으로 전압이 낮은 어드레스 전극쪽으로 수렴되어 어드레스 전극 근처(즉, 어드레스 전극상의 유전체)에 쌓인다. 어드레스 전극에 쌓이는 양전하로 인하여 Y 전극과 어드레스 전극간에 전위차가 발생하고, X 전극과 어드레스 전극간에 전위차가 발생하며, 이로 인하여 Y 전극과 X 전극 사이의 유지방전시 오방전이 발생할 가능성이 높아진다. 도 5의 신호 파형에 의할 경우에는 어드레스 전극 라인들에 축적되는 전하는 양전하이지만, 유지펄스의 파형에 따라 양전하가 아니라 음전하가 어드레스 전극 라인들에 축적될 수도 있다.

따라서, 본 발명에 따른 플라즈마 디스플레이 패널 구동방법에서는, 모든 Y 전극 라인들에 어드레스 신호가 인가된 후, 어드레스 전극 라인들에 전하축적을 방 지하기 위한 펄스를 인가하여, 유지방전의 신뢰성을 향상시킨다. 양전하의 전하축적을 방지하기 위한 펄스는 접지전위보다 높은 하이레벨 전위(+|Vas|)를 가진다. 반대로, 음전하의 전하축적을 방지하기 위한 펄스는 접지전위보다 낮은 로우레벨 전위(-|Vas|)를 가질 수 있다. 이하에서, Vas를 전하축적 방지전압이라 호칭한다.

전하축적을 방지하기 위한 펄스의 하이레벨 전위(+|Vas|)의 크기, 즉 전하축적 방지전압(Vas)의 크기는 본 발명의 목적을 달성할 수 있는 범위내에서 최소의 크기를 가지는 것이 바람직하다. 신뢰성 높은 유지방전을 발생시키는데 적절한 전하축적 방지전압(Vas)은 Y 전극 라인들에 인가되는 교대 유지펄스의 최대 전압치(Vs+)의 1/4 ~ 3/4 크기를 가지는 것이 바람직하다.

전하축적을 방지하기 위한 펄스는 유지방전 기간(PS)의 전체 기간동안 인가될 필요는 없다. 어드레스 전극에 양전하가 가장 많이 쌓이는 순간은 첫번째 유지펄스가 가해지는 순간이다. 따라서, 상기 전하축적을 방지하기 위한 펄스는 어드레스 신호 완료시부터 교대 유지펄스 중 첫번째 주기의 완료시까지 인가되는 것이 바람직하다. 도 6은 본 발명의 제2 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도로서, 어드레스 전극라인에 인가되는 전하축적 방지펄스가 교대 유지펄스 중 첫번째 주기(PS1)의 완료시까지 인가되는 모습을 나타낸다.

어드레스 전극라인에 인가되는 전하축적 방지펄스는 어드레스 신호 완료 후에 인가되어야 하므로, 전하축적 방지펄스가 어드레스 신호 완료 직후에 곧바로 인가되기 시작할 수도 있지만, 유지방전 기간(PS)의 개시 시점부터 인가되어도 무방하다. 도 6의 파형도에서는 유지방전 기간(PS)의 개시 시점부터 전하축적 방지펄 스가 인가된 모습을 나타내고 있다.

도 7은 본 발명의 제3 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다.

도 7의 구동신호를 도 5의 구동신호와 비교하면, 도 5의 구동신호에서는 X 전극 라인들에 어드레스 기간(PA)에서 소정의 바이어스 전압(V_b)이 인가되고 리셋 기간(PR) 및 유지방전 기간(PS)에서 그라운드 전압(V_G)이 지속적으로 인가되는 반면에, 도 7의 구동신호에서는 모든 기간(PA, PR, PS)에서 그라운드 전압(V_G)인 바이어스가 인가되는 점이 상이하다. 도 7의 파형도에 의해 구동되는 플라즈마 디스플레이 장치는 X 전극 라인들을 구동하기 위한 구동회로 및/또는 스위칭 회로가 전혀 필요하지 않으므로, 플라즈마 디스플레이 장치의 제조 비용을 훨씬 절감할 수 있다.

도 7의 구동신호에서는, 어드레스 기간(PA) 동안에 도 5의 파형도와 달리 X 전극 라인들에 그라운드 전압(V_G)이 인가되므로, Y 전극 라인들과의 전위차를 유지해 주기 위하여 Y 전극 라인들에 인가되는 주사 펄스 신호의 로우레벨(V_scl) 및 하이레벨(V_sch) 전압이 도 5의 구동신호에서의 그것보다도 훨씬 낮다. 도 5의 구동신호와 달리, 도 7의 구동신호에서는 X 전극 라인들에 양전압(V_b')이 인가되지 않으므로 X 전극 라인들과 Y 전극 라인들의 전위차를 유지하여 초기화 방전을 수행하려면, 리셋 기간(PR)의 최종시점에서의 전압이 종래보다 훨씬 낮아져야 하기 때문이 다.

도 8은 본 발명의 제4 실시예에 따른 플라즈마 디스플레이 패널 구동신호를 도시한 파형도이다. 도 8의 구동신호를 도 5의 구동신호와 비교하면, 도 8의 구동신호에서는 어드레스 기간(PR)의 램프업 기간(도 8의 Y전극 라인들에 0 전위에서 Vs+ 전위 및 Vset 전위까지 상승하는 기간)에서 어드레스 전극 라인들에 접지전위보다 높은 하이레벨 전위(Var)을 가진 펄스가 인가된다는 점이다. 도 8과 같이, 어드레스 전극 라인들에 소정의 양전위 펄스를 가해주는 경우에는 Y 전극에서 부극성 전하가 쌓이는 작용이 용이해지기 때문에 Vset 전위의 크기를 낮출 수 있으므로, 전력소비량 감소 및 노이즈 발생량 저감의 효과가 있다.

한편, 전술한 본 발명에 의한 디스플레이 패널 구동방법은 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 프로그램이나 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 하드디스크, 플로피디스크, 플래쉬 메모리, 광데이터 저장장치 등이 있다.

여기서, 기록매체에 저장되는 프로그램이라 함은 특정한 결과를 얻기 위하여 컴퓨터 등의 정보처리능력을 갖는 장치 내에서 직접 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 말한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭의 여하에 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다. 패널을 구동하는 장치의 경우에도 그 용도가 패널구동이라는 특정된 분야에 한정된 것일 뿐 그 실체에 있어서는 일종의 컴퓨터라고 할 수 있는 것이다.

특히, 본 발명에 의한 디스플레이 패널 구동방법은, 컴퓨터상에서 스키매틱(schematic) 또는 초고속 집적회로 하드웨어 기술언어(VHDL) 등에 의해 작성되고, 컴퓨터에 연결되어 프로그램 가능한 집적회로 예컨대 FPGA(Field Programmable Gate Array)에 의해 구현될 수 있다. 상기 기록매체는, 이러한 프로그램 가능한 집적회로를 포함한다.

이상 도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상기한 바와 같은 본 발명의 따르면, 다음과 같은 효과를 얻을 수 있다.

첫째, X 전극 라인들에 바이어스 전압만이 인가되고 교대 유지펄스가 인가되지 않으므로 X 전극 라인들을 구동하기 위한 고가의 구동회로가 소요되지 않기 때문에, 플라즈마 디스플레이 장치의 제조 비용을 저감할 수 있다. 또한, Y 전극 라 인들에 인가되는 펄스에 접지전위가 인가되지 않도록 하면 그라운드 스위치 회로가 필요 없으므로, 제조 비용을 더욱 저감할 수 있다.

둘째, 어드레스 방전 기간의 시작 시점에서 어드레스 전극 라인들에 쌓일 수 있는 전하를 제거함으로써, Y 전극과 X 전극간의 유지방전에 장애가 발생하지 않는 고신뢰성의 유지방전이 가능하는 플라즈마 디스플레이 패널 구동방법이 제공된다.

셋째, 유지방전 기간에서 공간전하의 이용률이 크므로 어드레스 기간에서 저전압으로 구동할 수 있고, 유지방전기간에서 공간전하의 이용률이 크므로 휘도 상승의 효과도 있다.

상기한 바와 같이, 도면과 명세서에서 최적의 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

1. 제1 및 제2 유지 전극 라인들이 서로 나란하게 형성되고 어드레스 전극 라인들이 상기 제1 및 제2 유지 전극 라인들에 대하여 교차되게 형성된 플라즈마 디스플레이 패널에 대하여, 단위 프레임이 시분할 계조 디스플레이를 위한 복수의 서브 필드들로 구분되고, 상기 서브필드들 각각에서 리셋 기간, 어드레스 기간, 및 유지방전 기간이 수행되는 플라즈마 디스플레이 패널의 구동 방법에 있어서,

   상기 리셋 기간에서는 상기 제1 유지 전극 라인들에 리셋 신호가 인가되고, 상기 어드레스 기간에서는 상기 제1 유지 전극 라인들에 주사 신호가 인가되고 상기 어드레스 전극 라인들에 어드레스 신호가 인가되며, 상기 유지방전 기간에서는 상기 제1 유지 전극 라인들에 교대 유지펄스가 인가되고,

   상기 제2 유지 전극 라인들에는 바이어스 전압이 인가되며,

   모든 상기 제1 유지 전극 라인들에 어드레스 신호가 인가된 후, 상기 어드레스 전극 라인들에 전하축적을 방지하기 위한 펄스를 인가하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
2. 제1항에 있어서,

   상기 전하축적을 방지하기 위한 펄스는 접지전위보다 높은 하이레벨 전위를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
3. 제2항에 있어서,

   상기 전하축적을 방지하기 위한 펄스의 하이레벨 전위는 상기 제1 유지 전극 라인들에 인가되는 교대 유지펄스의 최대 전압치의 1/4 내지 3/4 크기를 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
4. 제1항에 있어서,

   상기 전하축적을 방지하기 위한 펄스는 상기 어드레스 신호 완료시부터 상기 교대 유지펄스 중 첫번째 주기의 완료시까지 인가되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
5. 제1항에 있어서,

   상기 제2 유지 전극 라인들에 인가되는 바이어스 전압은 상기 교대 유지펄스의 최고 전압치와 최저 전압치의 중간전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
6. 제5항에 있어서,

   상기 중간전압은 접지전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
7. 제1항에 있어서,

   상기 제2 유지 전극 라인들에 인가되는 바이어스 전압은,

   상기 리셋 기간 및 상기 유지방전 기간에서는 접지전위를 가진 제1 바이어스 전압이고, 상기 어드레스 기간에서는 양 전위의 제2 바이어스 전압인 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동방법.
8. 제1항 내지 제7항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 기록매체.

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