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KR100580402B1 - 박막 트랜지스터 어레이 기판의 제조 방법 - Google Patents

박막 트랜지스터 어레이 기판의 제조 방법 Download PDF

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KR100580402B1
KR100580402B1 KR1019990037691A KR19990037691A KR100580402B1 KR 100580402 B1 KR100580402 B1 KR 100580402B1 KR 1019990037691 A KR1019990037691 A KR 1019990037691A KR 19990037691 A KR19990037691 A KR 19990037691A KR 100580402 B1 KR100580402 B1 KR 100580402B1
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thin film
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박영배
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삼성전자주식회사
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Abstract

절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성한다. 이어, 기판 위에 게이트 배선 덮는 게이트 절연막, 반도체층, 접촉층, 도전체층을 연속하여 증착하고 도전체층 위에 중간 두께를 가지는 감광막 패턴을 형성하고, Si를 포함하는 HMDS 또는 TMDS를 시료를 이용한 실리레이션(silylation)과 산소 플라스마 공정을 통하여 감광막 패턴의 상부에 식각 저지막으로서 산화 규소막을 형성한다. 다음, 감광막 패턴으로 가리지 않는 도전체층, 접촉층 및 반도체층을 식각하여 소스/드레인용 도전체 패턴, 중간층 패턴 및 반도체 패턴을 형성한다. 이 과정에서, 감광막 패턴의 상부에는 식각 저지막이 있어 감광막 패턴이 식각되는 것을 최소화할 수 있어 특히, 중간 두께를 가지는 부분의 하부막이 드러나거나 식각되는 것을 방지할 수 있다. 이어, 식각 저지막을 제거하고, 산소 플라스마 공정을 이용하여 감광막 패턴의 제1 부분을 제거한다. 이어, 감광막 패턴으로 가리지 않는 소스/드레인용 도전체 패턴 및 중간층을 식각하여 데이터선, 데이터선과 연결되어 있는 소스 전극 및 소스 전극과 분리되어 있는 드레인 전극을 포함하는 데이터 배선과 그 하부의 접촉층 패턴을 형성한다. 이어, 보호 절연막을 형성하고 보호 절연막 위에 드레인 전극에 전기적으로 연결되는 화소 전극을 형성한다.
실리레이션, HMDS, TMDS, 수지, 감광막, 산소 플라스마

Description

박막 트랜지스터 어레이 기판의 제조 방법{METHODS FOR MANUFACTURING THIN FILM TRANSISTOR ARRAY PANELS}
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 개략적으로 도시한 배치도이고,
도 2 및 도 3은 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 및 Ⅲ-Ⅲ' 선을 따라 잘라 도시한 단면도이고,
도 4a는 본 발명의 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 4b 및 4c는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도이며,
도 5a 및 5b는 각각 도 4a에서 Ⅳb-Ⅳb' 선 및 Ⅳc-Ⅳc' 선을 따라 잘라 도시한 단면도로서, 도 4b 및 도 4c 다음 단계에서의 단면도이고,
도 6a는 도 5a 및 5b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 6b 및 6c는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도이며,
도 7a, 9a, 10a와 도 7b, 9b, 10b는 각각 도 6a에서 Ⅵb-Ⅵb' 선 및 Ⅵc-Ⅵc' 선을 따라 잘라 도시한 단면도로서 도 6b 및 6c 다음 단계들을 공정 순서 에 따라 도시한 것이고,
도 8은 본 발명의 실시예에 따른 제조 방법에서 실리레이션(silylation)과 산소 플라스마 공정에 따른 OH기를 가지는 수지에 대한 반응식이고,
도 11a는 도 10a 및 10b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고,
도 11b 및 11c는 각각 도 11a에서 XⅠb-XⅠb' 선 및 XⅠc-XⅠc' 선을 따라 잘라 도시한 단면도이다.
본 발명은 박막 트랜지스터 어레인 기판의 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.
박막 트랜지스터가 형성되어 있는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는 것이 일반적이다. 이때, 생산 비용을 줄이기 위해서는 마스크의 수를 적게 하는 것이 바람직하며, 현재는 통상 5장 또는 6장의 마스크가 사용되고 있다. 물론 4장의 마스크를 이용하여 박막 트랜지스터 기판을 제조하는 방법에 대해서도 공개된 바 있으나, 이를 실제로 적용하기가 매우 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 단순화하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 공정 관리를 용이하게 하며 재현성을 가지는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
이러한 과제를 달성하기 위하여 본 발명에서는 다른 부분보다 얇은 중간의 두께를 가지는 감광막 패턴을 식각 마스크로 사용하여 하부막을 식각한다. 이때, 감광막 패턴의 하부막을 식각할 때 중간 두께를 가지는 부분이 식각되어 그 하부막이 식각되지 않도록 보호하기 위해 감광막 패턴의 상부에 식각 저지막을 형성한다.
본 발명에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서는, 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하고, 기판 위에 게이트 배선 덮는 게이트 절연막, 반도체층, 접촉층, 도전체층을 연속하여 증착한다. 이어, 도전체층 위에 제1 두께를 가지는 제1 부분, 제1 부부보다 두꺼운 제2 두께를 가지는 제2 부분 및 두께가 없으며 제1 및 제2 부분을 제외한 제3 부분을 포함하는 감광막 패턴을 형성하고, 감광막 패턴을 덮는 식각 저지막을 형성한다. 다음, 감광막 패턴으로 가리지 않는 도전체층, 접촉층 및 반도체층을 식각하여 소스/드레인용 도전체 패턴, 중간층 패턴 및 반도체 패턴을 형성하고, 식각 저지막을 제거한다. 이어, 감광막 패턴의 제1 부분을 제거하고 감광막 패턴으로 가리지 않는 소스/드레인용 도전체 패턴 및 중간층을 식각하여 데이터선, 데이터선과 연결되어 있는 소스 전극 및 소스 전극과 분리되어 있는 드레인 전극을 포함하는 데이터 배선과 그 하부의 접촉층 패턴을 형성한다. 이어, 보호 절연막을 형성하고 보호 절연막 위에 드레인 전극에 전기적으로 연결되는 화소 전극을 형성한다.
여기서, 식각 저지막은 산화 규소막으로 형성할 수 있으며, 감광막 패턴은 OH기를 가지는 수지를 포함하는 것이 바람직하다. 이때, 산화 규소막은 실리레이션(silylation)과 산소 플라스마 공정을 통하여 형성할 수 있으며, 실리레이션은 Si를 포함하는 HMDS 또는 TMDS를 시료를 이용한다.
또한, 제1 부분을 제거하는 방법으로는 산소 플라스마를 이용한 애싱 공정을 이용하는 것이 바람직하다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 잔류 감광막 측정 방법 및 이를 이용한 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
먼저, 도 1을 참고로 하여 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 구조에 대하여 상세히 설명한다.
먼저, 도 2 내지 도 3을 참고로 하여 본 발명의 실시예에 따른 제조 방법을 통하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 2 및 도 3은 각각 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ' 선 및 Ⅲ-Ⅲ' 선을 따라 잘라 도시한 단면도이다.
먼저, 절연 기판(10) 위에 알루미늄(Al) 또는 알루미늄 합금(Al alloy), 몰리브덴(Mo) 또는 몰리브덴-텅스텐(MoW) 합금, 크롬(Cr), 탄탈륨(Ta) 등의 금속 또는 도전체로 만들어진 게이트 배선이 형성되어 있다. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선(22)으로 전달하는 게이트 패드(24) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26), 그리고 게이트선(22)과 평행하며 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가 받는 유지 전극(28)을 포함한다. 유지 전극(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(22, 24, 26, 28)은 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하며, Cr/Al(또는 Al 합금)의 이중층 또는 Al/Mo의 이중층이 그 예이다.
게이트 배선(22, 24, 26, 28) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26, 28)을 덮고 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다.
접촉층 패턴(55, 56, 58) 위에는 Mo 또는 MoW 합금, Cr, Al 또는 Al 합금, Ta 따위의 도전 물질로 이루어진 데이터 배선이 형성되어 있다. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가 받는 데이터 패드(64), 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함하며, 또한 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(68)도 포함한다. 유지 전극(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(68) 또한 형성하지 않는다.
데이터 배선(62, 64, 65, 66, 68)도 게이트 배선(22, 24, 26, 28)과 마찬가지로 단일층으로 형성될 수도 있지만, 이중층이나 삼중층으로 형성될 수도 있다. 물론, 이중층 이상으로 형성하는 경우에는 한 층은 저항이 작은 물질로 형성하고 다른 층은 다른 물질과의 접촉 특성이 좋은 물질로 만드는 것이 바람직하다.
접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 64, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(68)과 동일하다.
한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 57)과 동일한 모양을 하고 있다. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(68) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 64, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 64, 65, 66, 68) 위에는 보호막(70)이 형성되어 있으며, 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(71, 73, 74)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(72)을 가지고 있다. 보호막(70)은 질화규소나 아크릴계 따위의 유기 절연 물질로 이루어질 수 있다.
보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. 화소 전극(82)은 ITO(indium tin oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(71)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. 또한 화소 전극(82)은 접촉 구멍(74)을 통하여 유지 축전기용 도전체 패턴(68)과도 연결되어 도전체 패턴(68)으로 화상 신호를 전달한다. 한편, 게이트 패드(24) 및 데이터 패드(64) 위에는 접촉 구멍(72, 73)을 통하여 각각 이들과 연결되는 보조 게이트 패드(84) 및 보조 데이터 패드(86)가 형성되어 있으며, 이들은 패드(24, 64)와 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.
여기에서는 화소 전극(82)의 재료의 예로 투명한 ITO를 들었으나, 반사형 액정 표시 장치의 경우 불투명한 도전 물질을 사용하여도 무방하다.
그러면, 본 발명의 실시예에 따른 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 도 5a 내지 11c와 앞서의 도 1 내지 도 3을 참고로 하여 상세히 설명한다. 이때
먼저, 도 4a 내지 4c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000 Å 내지 3,000 Å의 두께로 증착하고 첫째 마스크를 이용하여 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22), 게이트 패드(24), 게이트 전극(26) 및 유지 전극(28)을 포함하는 게이트 배선을 형성한다.
다음, 도 5a 및 5b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500 Å 내지 5,000 Å, 500 Å 내지 2,000 Å, 300 Å 내지 600 Å의 두께로 연속 증착하고, 이어 금속 따위의 도전체층(60)을 스퍼터링 등의 방법으로 1,500 Å 내지 3,000 Å의 두께로 증착한 다음 그 위에 감광막(110)을 1 μm 내지 2 μm의 두께로 도포한다.
그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 7b 및 7c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000 Å 이하인 것이 좋다.
이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, 주로 빛의 투과량을 조절하기 위하여 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다.
이때, 슬릿 사이에 위치한 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 사용되는 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛을 완전히 투과시키는 첫 번째 영역을 통하여 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 두 번째 영역에 대응하는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 세 번째 영역에 대응하는 부분에서는 고분자가 거의 분해되지 않는다. 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 함은 물론이다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다.
이러한 얇은 두께의 감광막은 리플로우가 가능한 물질로 이루어진 감광막을 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어 진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 중간 두께를 가지는 감광막(114)을 형성할 수 있다.
이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다.
먼저, 도 9a 및 9b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60) 및 그 하부의 중간층(50) 및 반도체층(40)을 제거하여 그 하부의 게이트 절연막(30)을 노출시킨다.
이때, 도전체층(60)과 그 하부의 중간층(50) 및 반도체층(40)을 각각 식각하는 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)과 중간층(50) 및 반도체층(40)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. 특히, 건식 식각의 경우 도전체층(60)과 중간층(50) 및 반도체층(40)만을 각각 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 공정을 진행한다. 이 과정에서, 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 제1 부분(114)의 두께를 두껍게 하는 것이 바람직하다. 하지만, 기판 전체에 대하여 제1 부분(114)이 균일한 두께로 형 성되지 않는 경우에는 제1 부분(114)이 식각되어 그 하부의 도전체층(60)이 드러나거나 식각될 수 있으며, 이로 인하여 기판 전체에 대하여 채널부(C)가 균일하게 형성되지 않아 박막 트랜지스터의 특정이 저하되는 문제점이 발생하여 공정 수율이 저하될뿐 아니라, 재현성을 가지는 공정을 진행할 수 없게 된다. 이러한 문제점을 해결하기 위해서, 본 발명의 실시예에 따른 제조 방법에서는 도 7a 및 7b에서 보는 바와 같이, 감광막 패턴(112, 114)의 표면 상부에 식각 저지막(200)을 형성하여 제1 부분(114)이 식각되는 것을 최소화하고자 한다. 이때, 식각 저지막(200)은 산화 규소(SiOX)막으로 형성하는 것이 바람직하며, 이러한 산화 규소막(200)은 HMDS(Hexa-Methyl-Disiloxane)이나 TMDS(Tetra-Methyl-Disilxane) 등과 같이 Si를 포함하고 있는 시료를 이용한 실리레이션(silylation)과 산소(O2) 플라스마 공정을 통하여 형성한다. 실리레이션 공정은 도 8의 제1 단계로서, OH기를 가지는 수지를 포함하는 감광막(112, 114)을 HMDS이나 TMDS 등의 시료를 첨가하여 OH기를 OSi(CH3)3 등의 O-Si-R 형태로 치환하는 것을 말하며, 이어, 도 8의 제2 단계로서 산소 플라스마 공정을 이용하여 표면 처리를 실시하면 OSi(CH3)3은 OSiOX로 변하게 되어 감광막(112, 114)의 상부에는 SiO2막(200)이 형성된다.
이렇게 도 7a 및 도 7b에서 보는 바와 같이 식각 저지막(200)을 형성한 다음, 감광막 패턴(112, 114)을 식각 마스크로 드러난 도전체층(60)과 그 하부의 중간층(50) 및 반도체층(40)을 각각 식각하면, 도 9a 및 도 9b에 나타낸 것처럼, 채 널부(C) 및 데이터 배선부(A)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60) 및 그 하부의 중간층(50) 및 반도체층(40)은 모두 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 이렇게 하면, 감광막 패턴(112, 114)의 상부에 식각 저지막(200)이 형성되어 있어, 특히 감광막 패턴(114)의 두께가 기판 전체에 대하여 균일하게 형성되지 않더라도, 감광막 패턴(112, 114)을 마스크로 삼층막(60, 50, 40)을 식각할 때, 감광막 패턴(112, 114)이 식각되는 것을 최소화할 수 있어 감광막 패턴(114)의 하부막(60, 50, 40)들이 노출되거나 식각되는 것을 기판 전체에 대하여 균일하게 방지할 수 있다.
이어, 도 9a 및 도 9b에 도시한 바와 같이, 식각 저지막(200)을 제거하고, 산소 플라스마를 이용한 애싱(ashing) 공정을 실시하여 감광막 패턴(114)만을 제거한다.
여기서, 남은 도전체 패턴(67, 68)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다.
이렇게 하면, 도 9a 및 9b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. 이때, 앞에서 설명한 바와 같이, 기타 부분(B)에서 삼층막(60, 50, 40)을 식각할 때, 식각 저지막(200)을 두어 감광막 패턴(114)의 하부막(60, 50, 40)이 식각되는 것을 방지함으로써, 기판 전체에 대하여 소스/드레인용 도전체 패턴(67)을 균일하게 드러나도록 할 수 있어 이후의 공정에서 박막 트랜지스터의 채널부(C)를 균일하게 형성할 수 있으며, 이를 통하여 감광막(114)이 불균일하게 형성되더라도 재현성을 가지는 공정 관리를 용이하게 진행할 수 있다.
한편, 이때, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(68) 하부의 중간층 패턴을 가리킨다.
다음, 도 10a 및 10b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. 예를 들면, SF6과 O2의 혼합 기체를 사용하여 소스/드레인용 도전체 패턴(67)을 식각하는 것을 들 수 있다. 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지 만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 앞에서 언급한 CF4와 HCl의 혼합 기체나 CF4와 O2의 혼합 기체를 들 수 있으며, CF4와 O2를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. 이때, 도 10b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다.
이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다.
마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다.
앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다.
이와 같이 하여 데이터 배선(62, 64, 65, 66, 68)을 형성한 후, 도 11a 내지 11c에 도시한 바와 같이 질화규소를 CVD 방법으로 증착하거나 유기 절연 물질을 스핀 코팅하여 3,000 Å 이상의 두께를 가지는 보호막(70)을 형성한다. 이어 제3 마스크를 이용하여 보호막(70)을 게이트 절연막(30)과 함께 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 각각 드러내는 접촉 구멍(71, 72, 73, 74)을 형성한다.
마지막으로, 도 2 내지 도 4에 도시한 바와 같이, 400 Å 내지 500 Å 두께의 ITO층을 증착하고 제4 마스크를 사용하여 식각하여 화소 전극(82), 보조 게이트 패드(84) 및 보조 데이터 패드(86)를 형성한다.
이와 같이 본 실시예에서는 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다. 또한, 식각 저지막(200)을 형성하여 중간 두께를 가지는 감광막 패턴(114)이 식각되는 것을 최소화하여 그 하부막이 식각되는 것을 방지하여 기판 전체에 대하여 박막 트랜지스터의 특성을 균일하게 향상시킬 수 있으며, 재현성을 가지는 공정 관리를 진행할 수 있다.
이와 같이, 본 발명에 따르면 액정 표시 장치용 박막 트랜지스터 기판을 제조할 때 마스크의 수를 효과적으로 줄이기 위하여 부분적으로 다른 두께를 가지는 감광막 패턴을 형성하여 이를 식각 마스크로 그 하부막을 식각할 때 감광막 패턴이 식각되는 것을 최소화하기 위에 감광막 패턴의 상부에 식각 저지막을 형성하여 기 판 전체에 대하여 박막 트랜지스터의 특성을 균일하게 향상시킬 수 있으며, 재현성을 가지는 공정 관리를 용이하게 진행할 수 있다.

Claims (12)

  1. 기판 위에 게이트선 및 게이트 전극을 포함하는 게이트 배선을 형성하는 단계,
    상기 기판 위에 상기 게이트 배선 덮는 게이트 절연막, 반도체층, 접촉층, 도전체층을 연속하여 증착하는 단계,
    상기 도전체층 위에 제1 두께를 가지는 제1 부분, 상기 제1 부부보다 두꺼운 제2 두께를 가지는 제2 부분 및 두께가 없으며 제1 및 제2 부분을 제외한 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 덮는 식각 저지막을 형성하는 단계,
    상기 감광막 패턴으로 가리지 않는 상기 도전체층, 상기 접촉층 및 상기 반도체층을 식각하여 소스/드레인용 도전체 패턴, 중간층 패턴 및 반도체 패턴을 형성하는 단계,
    상기 식각 저지막을 제거하는 단계,
    상기 감광막 패턴의 상기 제1 부분을 제거하는 단계,
    상기 감광막 패턴으로 가리지 않는 상기 소스/드레인용 도전체 패턴 및 중간층을 식각하여 데이터선, 상기 데이터선과 연결되어 있는 소스 전극 및 상기 소스 전극과 분리되어 있는 드레인 전극을 포함하는 데이터 배선과 그 하부의 접촉층 패턴을 형성하는 단계,
    보호 절연막을 증착하는 단계,
    상기 보호 절연막 위에 상기 드레인 전극에 전기적으로 연결되는 화소 전극을 형성하는 단계
    를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  2. 제1항에서,
    상기 식각 저지막은 산화 규소막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  3. 제1항에서,
    상기 감광막 패턴은 OH기를 가지는 수지를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  4. 제2항 또는 제3항에서,
    상기 산화 규소막은 실리레이션(silylation)과 산소 플라스마 공정을 통하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  5. 제4항에서,
    상기 실리레이션은 Si를 포함하는 시료를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  6. 제5항에서,
    상기 시료는 HMDS 또는 TMDS를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  7. 제1항에서,
    상기 제1 부분 제거 단계는 산소 플라스마를 이용한 애싱 공정을 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  8. 제1항에서,
    상기 감광막 패턴은 빛의 투과율을 부분적으로 다르게 가지는 마스크를 이용한 사진 공정으로 형성되며, 상기 마스크는 빛이 일부만 투과될 수 있는 첫째 부분과 빛이 완전히 투과될 수 없는 둘째 부분 및 빛이 완전히 투과될 수 있는 셋째 부분을 포함하고, 상기 감광막 패턴은 양성 감광막이며, 상기 마스크의 첫째, 둘째, 셋째 부분은 상기 사진 공정의 노광 과정에서 상기 감광막 패턴의 제1, 제2, 제3 부분에 각각 대응하도록 정렬되는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  9. 제8항에서,
    상기 마스크의 첫째 부분은 반투명막을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  10. 제8항에서,
    상기 마스크의 첫째 부분은 상기 노광 단계에서 사용되는 광원의 분해능보다 크기가 작은 패턴을 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  11. 제1항에서,
    상기 감광막 패턴의 제1 부분은 리플로우를 통하여 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
  12. 제1항에서,
    상기 게이트 배선은 상기 게이트선에 연결되어 외부로부터 신호를 전달받는 게이트 패드를 더 포함하고, 상기 데이터 배선은 상기 데이터선에 연결되어 외부로부터 신호를 전달받는 데이터 패드를 더 포함하며,
    상기 보호막 절연막 상부에 상기 게이트 패드 및 상기 데이터 패드와 각각 연결되며 상기 화소 전극과 동일한 층으로 보조 게이트 패드 및 보조 데이터 패드를 형성하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
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