JP2001291844A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001291844A JP2001291844A JP2000104361A JP2000104361A JP2001291844A JP 2001291844 A JP2001291844 A JP 2001291844A JP 2000104361 A JP2000104361 A JP 2000104361A JP 2000104361 A JP2000104361 A JP 2000104361A JP 2001291844 A JP2001291844 A JP 2001291844A
- Authority
- JP
- Japan
- Prior art keywords
- region
- insulating film
- electrode
- film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 164
- 238000004519 manufacturing process Methods 0.000 title claims description 78
- 239000000758 substrate Substances 0.000 claims abstract description 105
- 238000005530 etching Methods 0.000 claims description 133
- 238000000034 method Methods 0.000 claims description 79
- 230000002093 peripheral effect Effects 0.000 claims description 77
- 239000000463 material Substances 0.000 claims description 35
- 239000003990 capacitor Substances 0.000 claims description 26
- 239000004020 conductor Substances 0.000 claims description 21
- 125000006850 spacer group Chemical group 0.000 claims description 11
- 230000010354 integration Effects 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 255
- 238000003860 storage Methods 0.000 description 176
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 64
- 150000004767 nitrides Chemical class 0.000 description 47
- 229910052581 Si3N4 Inorganic materials 0.000 description 45
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 45
- 230000001681 protective effect Effects 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 24
- 230000008569 process Effects 0.000 description 24
- 238000000926 separation method Methods 0.000 description 24
- 229910052814 silicon oxide Inorganic materials 0.000 description 24
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 229910021417 amorphous silicon Inorganic materials 0.000 description 13
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 11
- 230000006870 function Effects 0.000 description 11
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000001039 wet etching Methods 0.000 description 8
- 238000012937 correction Methods 0.000 description 7
- 239000007772 electrode material Substances 0.000 description 7
- 239000012535 impurity Substances 0.000 description 7
- 238000000151 deposition Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 239000012466 permeate Substances 0.000 description 6
- 239000000243 solution Substances 0.000 description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- 230000004308 accommodation Effects 0.000 description 4
- 239000012790 adhesive layer Substances 0.000 description 4
- 239000002131 composite material Substances 0.000 description 4
- 230000000994 depressogenic effect Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000007788 liquid Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- -1 polycide Inorganic materials 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 1
- 101001135826 Homo sapiens Serine/threonine-protein phosphatase 2A activator Proteins 0.000 description 1
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102100036782 Serine/threonine-protein phosphatase 2A activator Human genes 0.000 description 1
- 229910007277 Si3 N4 Inorganic materials 0.000 description 1
- 229910003902 SiCl 4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 102100025490 Slit homolog 1 protein Human genes 0.000 description 1
- 101710123186 Slit homolog 1 protein Proteins 0.000 description 1
- 229910010282 TiON Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000007853 buffer solution Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- OEYIOHPDSNJKLS-UHFFFAOYSA-N choline Chemical compound C[N+](C)(C)CCO OEYIOHPDSNJKLS-UHFFFAOYSA-N 0.000 description 1
- 229960001231 choline Drugs 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- NJPPVKZQTLUDBO-UHFFFAOYSA-N novaluron Chemical group C1=C(Cl)C(OC(F)(F)C(OC(F)(F)F)F)=CC=C1NC(=O)NC(=O)C1=C(F)C=CC=C1F NJPPVKZQTLUDBO-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H01L28/92—
-
- H01L28/91—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 集積度が高く、低価格で高信頼性の半導体装
置を提供する。 【解決手段】 第１領域ＭＣとその周囲の第２領域ＰＣ
を含む基板１と、第２領域ＰＣ上に形成される絶縁膜２
１と、第１領域ＭＣ内の基板１表面上に形成される電極
（１７，２３）と、電極（１７，２３）上に形成される
誘電体膜３１と、誘電体膜３１上に形成される対向電極
３５とを有し、絶縁膜２１の側壁の形状が、対向する電
極（１７，２３）の側壁の外周形状を反映した部分を含
む。
置を提供する。 【解決手段】 第１領域ＭＣとその周囲の第２領域ＰＣ
を含む基板１と、第２領域ＰＣ上に形成される絶縁膜２
１と、第１領域ＭＣ内の基板１表面上に形成される電極
（１７，２３）と、電極（１７，２３）上に形成される
誘電体膜３１と、誘電体膜３１上に形成される対向電極
３５とを有し、絶縁膜２１の側壁の形状が、対向する電
極（１７，２３）の側壁の外周形状を反映した部分を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置とその製
造方法に関し、特にキャパシタ素子を含む半導体装置及
びその製造方法に関する。
造方法に関し、特にキャパシタ素子を含む半導体装置及
びその製造方法に関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（以下「ＤＲＡＭ」と称す。）は、通常１メモリセル内
に１つのトランジスタと１つのキャパシタを含む。メモ
リ容量を増大させるためには、限られたメモリセルアレ
イの面積内にできるだけ多くのメモリセルを配置する必
要がある。
（以下「ＤＲＡＭ」と称す。）は、通常１メモリセル内
に１つのトランジスタと１つのキャパシタを含む。メモ
リ容量を増大させるためには、限られたメモリセルアレ
イの面積内にできるだけ多くのメモリセルを配置する必
要がある。
【０００３】ＤＲＡＭのメモリセルアレイ内では、メモ
リセルトランジスタのゲート電極を兼ねるワード線と、
キャパシタに電荷を供給しキャパシタから電荷を読み出
すためのビット線とが交差して配置されている。
リセルトランジスタのゲート電極を兼ねるワード線と、
キャパシタに電荷を供給しキャパシタから電荷を読み出
すためのビット線とが交差して配置されている。
【０００４】各トランジスタに接続される蓄積電極と、
蓄積電極に対してキャパシタ誘電体膜を介して対向する
セルプレート電極によりキャパシタを構成する。
蓄積電極に対してキャパシタ誘電体膜を介して対向する
セルプレート電極によりキャパシタを構成する。
【０００５】ＤＲＡＭの集積度を向上させるため、半導
体基板上にワード線、ビット線を配置した後、さらにそ
の上方にキャパシタを配置するキャパシタ・オーバ・ビ
ット線構成が知られている。キャパシタ用蓄積電極は、
メモリセルトランジスタのソース／ドレイン領域のいず
れか一方に接続する必要がある。絶縁層内に接続用開口
を確実に形成するために、自己整合コンタクト（Ｓｅｌ
ｆ ＡｌｉｇｎｅｄＣｏｎｔａｃｔ：以下「ＳＡＣ」と
称する。）構造が提案されている。
体基板上にワード線、ビット線を配置した後、さらにそ
の上方にキャパシタを配置するキャパシタ・オーバ・ビ
ット線構成が知られている。キャパシタ用蓄積電極は、
メモリセルトランジスタのソース／ドレイン領域のいず
れか一方に接続する必要がある。絶縁層内に接続用開口
を確実に形成するために、自己整合コンタクト（Ｓｅｌ
ｆ ＡｌｉｇｎｅｄＣｏｎｔａｃｔ：以下「ＳＡＣ」と
称する。）構造が提案されている。
【０００６】ＳＡＣ構造では、メモリセルトランジスタ
のワード線の上面及び側面を、例えば窒化シリコン膜で
覆う。トランジスタのソース／ドレイン領域に達する開
口を形成する際、開口の位置が多少ずれていても、窒化
シリコン膜がエッチストッパとして機能するため、確実
にソース／ドレイン領域が露出される。この際、ゲート
電極を兼ねるワード線は窒化シリコン膜により絶縁保護
される。
のワード線の上面及び側面を、例えば窒化シリコン膜で
覆う。トランジスタのソース／ドレイン領域に達する開
口を形成する際、開口の位置が多少ずれていても、窒化
シリコン膜がエッチストッパとして機能するため、確実
にソース／ドレイン領域が露出される。この際、ゲート
電極を兼ねるワード線は窒化シリコン膜により絶縁保護
される。
【０００７】ワード線を絶縁層で埋め込み、絶縁層表面
上にビット線を形成する際にも、ＳＡＣ構造が採用され
る。ビット線の上面及び側面を窒化シリコンで覆い、開
口形成のため上方からエッチングする場合に、ビット線
を絶縁、保護し、接続領域に確実に開口を形成する。
上にビット線を形成する際にも、ＳＡＣ構造が採用され
る。ビット線の上面及び側面を窒化シリコンで覆い、開
口形成のため上方からエッチングする場合に、ビット線
を絶縁、保護し、接続領域に確実に開口を形成する。
【０００８】ＤＲＡＭにおいては、さらなる集積度の向
上、生産価格の低下が望まれる。高集積度のＤＲＡＭを
確実に製造するためには、製造プロセスを簡略化するこ
とが望まれる。
上、生産価格の低下が望まれる。高集積度のＤＲＡＭを
確実に製造するためには、製造プロセスを簡略化するこ
とが望まれる。
【０００９】
【発明が解決しようとする課題】本発明の目的は、集積
度が高く、低価格で高信頼性の半導体装置の製造プロセ
スを提供することである。
度が高く、低価格で高信頼性の半導体装置の製造プロセ
スを提供することである。
【００１０】本発明の他の目的は、集積度が高く、低価
格で高信頼性の半導体装置を提供することである。
格で高信頼性の半導体装置を提供することである。
【００１１】
【課題を解決するための手段】本発明の一観点によれ
ば、第１領域とその周囲の第２領域を含む基板と、前記
第２領域上に形成される絶縁膜と、前記第１領域内の前
記基板表面上に形成される電極と、前記電極上に形成さ
れる誘電体膜と、前記誘電体膜上に形成される対向電極
とを有し、前記絶縁膜の側壁の形状が、対向する前記電
極の側壁の外周形状を反映した部分を含むキャパシタ装
置が提供される。
ば、第１領域とその周囲の第２領域を含む基板と、前記
第２領域上に形成される絶縁膜と、前記第１領域内の前
記基板表面上に形成される電極と、前記電極上に形成さ
れる誘電体膜と、前記誘電体膜上に形成される対向電極
とを有し、前記絶縁膜の側壁の形状が、対向する前記電
極の側壁の外周形状を反映した部分を含むキャパシタ装
置が提供される。
【００１２】本発明の他の観点によれば、第１領域とそ
の周囲の第２領域を含む半導体基板と、前記半導体基板
上に形成される第１絶縁膜と、前記第１領域内の前記第
１絶縁膜に形成される複数のコンタクト孔と、前記第２
領域の前記第１絶縁膜上に形成される第２絶縁膜と、前
記コンタクト孔を介して前記半導体基板と電気的に接続
される電極と、前記電極上に形成される誘電体膜と、前
記誘電体膜上に形成される対向電極とを有し、前記第２
絶縁膜の側壁の形状が、対向する前記電極の側壁の外周
形状を反映した部分を含む半導体装置が提供される。
の周囲の第２領域を含む半導体基板と、前記半導体基板
上に形成される第１絶縁膜と、前記第１領域内の前記第
１絶縁膜に形成される複数のコンタクト孔と、前記第２
領域の前記第１絶縁膜上に形成される第２絶縁膜と、前
記コンタクト孔を介して前記半導体基板と電気的に接続
される電極と、前記電極上に形成される誘電体膜と、前
記誘電体膜上に形成される対向電極とを有し、前記第２
絶縁膜の側壁の形状が、対向する前記電極の側壁の外周
形状を反映した部分を含む半導体装置が提供される。
【００１３】本発明のさらに他の観点によれば、（ａ）
第１領域とその周囲の第２領域を含む半導体基板上に第
１絶縁膜を形成する工程と、（ｂ）前記第１領域の前記
第１絶縁膜内に前記半導体基板に達する複数の第１コン
タクト孔を形成する工程と、（ｃ）前記第１絶縁膜上に
第２絶縁膜を形成する工程と、（ｄ）前記第１領域の前
記第２絶縁膜内に前記コンタクト孔に達する第２コンタ
クト孔を形成する工程と、（ｅ）前記第２コンタクト孔
内に前記基板と電気的に接続される電極を形成する工程
と、（ｆ）前記電極の側壁を露出するとともに、前記第
１領域周囲の第２領域に残留する前記第２絶縁膜の側壁
の外周形状が対向する前記電極の側壁の外周形状を反映
するようにエッチングを行う工程と、（ｇ）前記電極の
露出した表面を覆う誘電体膜を形成する工程と、（ｈ）
前記誘電体膜上に対向電極を形成する工程とを含む半導
体装置の製造方法が提供される。
第１領域とその周囲の第２領域を含む半導体基板上に第
１絶縁膜を形成する工程と、（ｂ）前記第１領域の前記
第１絶縁膜内に前記半導体基板に達する複数の第１コン
タクト孔を形成する工程と、（ｃ）前記第１絶縁膜上に
第２絶縁膜を形成する工程と、（ｄ）前記第１領域の前
記第２絶縁膜内に前記コンタクト孔に達する第２コンタ
クト孔を形成する工程と、（ｅ）前記第２コンタクト孔
内に前記基板と電気的に接続される電極を形成する工程
と、（ｆ）前記電極の側壁を露出するとともに、前記第
１領域周囲の第２領域に残留する前記第２絶縁膜の側壁
の外周形状が対向する前記電極の側壁の外周形状を反映
するようにエッチングを行う工程と、（ｇ）前記電極の
露出した表面を覆う誘電体膜を形成する工程と、（ｈ）
前記誘電体膜上に対向電極を形成する工程とを含む半導
体装置の製造方法が提供される。
【００１４】
【発明の実施の形態】まず、図面を参照して発明者の実
験的考察について説明する。
験的考察について説明する。
【００１５】図１から図３までは、ＤＲＡＭの製造工程
を示す半導体基板の概略断面図である。図４は、ＤＲＡ
Ｍの概略的な平面図である。
を示す半導体基板の概略断面図である。図４は、ＤＲＡ
Ｍの概略的な平面図である。
【００１６】図１Ａに示すように、ＤＲＡＭは、メモリ
セルが形成されるメモリセル領域ＭＣと、周辺回路が形
成される周辺回路領域ＰＣとに分けて考えることができ
る。
セルが形成されるメモリセル領域ＭＣと、周辺回路が形
成される周辺回路領域ＰＣとに分けて考えることができ
る。
【００１７】ｐ型表面領域を有する半導体基板１０１の
表面に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）技術を用いて素子間分離用の酸化シリコ
ン膜１０２を形成する。
表面に、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）技術を用いて素子間分離用の酸化シリコ
ン膜１０２を形成する。
【００１８】酸化シリコン膜１０２は、半導体基板表面
上において複数の活性領域を画定する。
上において複数の活性領域を画定する。
【００１９】各活性領域の半導体基板表面上に、ゲート
酸化膜１０３が形成され、その上にゲート電極（ワード
線）１０４が多結晶シリコン、ポリサイド、金属等によ
り形成される。
酸化膜１０３が形成され、その上にゲート電極（ワード
線）１０４が多結晶シリコン、ポリサイド、金属等によ
り形成される。
【００２０】ゲート電極の上面は、窒化シリコン層１０
５によって覆われる。窒化シリコン層１０５は、ゲート
電極１０４と共にパターニングされ、同一形状を有す
る。
５によって覆われる。窒化シリコン層１０５は、ゲート
電極１０４と共にパターニングされ、同一形状を有す
る。
【００２１】窒化シリコン層１０５、ゲート電極１０４
をマスクとし、半導体基板１０１表面にｎ型不純物をイ
オン注入し、低濃度のソース／ドレイン領域１０６が形
成される。メモリセル領域ＭＣと周辺回路領域ＰＣのｎ
チャネルトランジスタに対して、マスクを用いて別個の
イオン注入を行っても良い。
をマスクとし、半導体基板１０１表面にｎ型不純物をイ
オン注入し、低濃度のソース／ドレイン領域１０６が形
成される。メモリセル領域ＭＣと周辺回路領域ＰＣのｎ
チャネルトランジスタに対して、マスクを用いて別個の
イオン注入を行っても良い。
【００２２】その後、半導体基板全面上に窒化シリコン
が堆積され、異方性エッチングを行うことにより、ゲー
ト電極構造の側面上にのみ窒化シリコンのサイドスペー
サ１０７が残される。
が堆積され、異方性エッチングを行うことにより、ゲー
ト電極構造の側面上にのみ窒化シリコンのサイドスペー
サ１０７が残される。
【００２３】ゲート電極１０４上面上の窒化シリコン層
１０５と側面上のサイドスペーサ１０７とにより、ゲー
ト電極１０４表面は窒化シリコン層で覆われる。
１０５と側面上のサイドスペーサ１０７とにより、ゲー
ト電極１０４表面は窒化シリコン層で覆われる。
【００２４】必要に応じ、例えば周辺回路用のトランジ
スタに関しては、サイドスペーサ１０７を形成した後、
さらに高濃度、高加速エネルギーでイオン注入を行い、
高濃度のソース／ドレイン領域１０６ａを形成する。Ｌ
ＤＤ構造を有するトランジスタとなる。
スタに関しては、サイドスペーサ１０７を形成した後、
さらに高濃度、高加速エネルギーでイオン注入を行い、
高濃度のソース／ドレイン領域１０６ａを形成する。Ｌ
ＤＤ構造を有するトランジスタとなる。
【００２５】半導体基板表面上に酸化シリコン等の絶縁
層１１１を形成する。絶縁層１１１表面上にレジストパ
ターンを形成し、絶縁層１１１をエッチングすることに
より、所望のソース／ドレイン領域に達する開口が形成
される。この際、ゲート電極上面及び側面上の窒化シリ
コン層１０５，１０７は、エッチングストッパとして機
能し、自己整合的にコンタクト開口が形成される。
層１１１を形成する。絶縁層１１１表面上にレジストパ
ターンを形成し、絶縁層１１１をエッチングすることに
より、所望のソース／ドレイン領域に達する開口が形成
される。この際、ゲート電極上面及び側面上の窒化シリ
コン層１０５，１０７は、エッチングストッパとして機
能し、自己整合的にコンタクト開口が形成される。
【００２６】開口を埋め戻すように多結晶シリコン１１
２等の導電層を堆積し、絶縁層１１１上面上の導電層を
化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）等によって除去す
る。絶縁層１１１のコンタクト開口内に多結晶シリコン
１１２等が埋め込まれた平坦な表面が形成される。図に
おいて、メモリセル領域ＭＣ内に並列に配置されている
ゲート電極１０４は、メモリセル領域のワード線（Ｗ
Ｌ）を構成する。周辺回路領域ＰＣに配置されているト
ランジスタは、周辺回路のトランジスタである。絶縁層
１１１上にさらに絶縁層を堆積した後、図では破線で示
されているビット線ＢＬが形成され、さらに他の絶縁層
を堆積する。ビット線ＢＬは、全体として絶縁層１１６
により周囲を囲まれる。
２等の導電層を堆積し、絶縁層１１１上面上の導電層を
化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃ
ａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）等によって除去す
る。絶縁層１１１のコンタクト開口内に多結晶シリコン
１１２等が埋め込まれた平坦な表面が形成される。図に
おいて、メモリセル領域ＭＣ内に並列に配置されている
ゲート電極１０４は、メモリセル領域のワード線（Ｗ
Ｌ）を構成する。周辺回路領域ＰＣに配置されているト
ランジスタは、周辺回路のトランジスタである。絶縁層
１１１上にさらに絶縁層を堆積した後、図では破線で示
されているビット線ＢＬが形成され、さらに他の絶縁層
を堆積する。ビット線ＢＬは、全体として絶縁層１１６
により周囲を囲まれる。
【００２７】図４に、メモリセル領域ＭＣにおける活性
領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示
す。各活性領域は横方向に長く、左右両端に蓄積キャパ
シタが接続されるソース／ドレイン領域Ｓ／Ｄを有す
る。また、中央部にはビット線が接続されるソース／ド
レイン領域Ｓ／Ｄが形成される。これらの２種類のソー
ス／ドレイン領域Ｓ／Ｄの間の領域には、図中縦方向に
延びるワード線ＷＬが配置されている。すなわち、１つ
の活性領域ＡＲに２つのメモリセルトランジスタが形成
され、中央の共通ソース／ドレイン領域ＣＳＤには破線
で示されるビット線ＢＬが接続される。ビット線ＢＬと
ワード線ＷＬは、半導体基板表面上に交差して配置され
る。斜線で示された領域にビット線ＢＬ用のプラグが形
成される。メモリセル用のキャパシタは、活性領域ＡＲ
の両脇に形成される。図では丸印で示されている。
領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示
す。各活性領域は横方向に長く、左右両端に蓄積キャパ
シタが接続されるソース／ドレイン領域Ｓ／Ｄを有す
る。また、中央部にはビット線が接続されるソース／ド
レイン領域Ｓ／Ｄが形成される。これらの２種類のソー
ス／ドレイン領域Ｓ／Ｄの間の領域には、図中縦方向に
延びるワード線ＷＬが配置されている。すなわち、１つ
の活性領域ＡＲに２つのメモリセルトランジスタが形成
され、中央の共通ソース／ドレイン領域ＣＳＤには破線
で示されるビット線ＢＬが接続される。ビット線ＢＬと
ワード線ＷＬは、半導体基板表面上に交差して配置され
る。斜線で示された領域にビット線ＢＬ用のプラグが形
成される。メモリセル用のキャパシタは、活性領域ＡＲ
の両脇に形成される。図では丸印で示されている。
【００２８】メモリセル領域ＭＣの外周を囲むように周
辺回路領域ＰＣが形成されている。周辺回路領域ＰＣに
は多数のトランジスタや抵抗等の素子が配置され、これ
らにより周辺回路が形成されている。尚、図１は図４の
Ｉ−Ｉ線断面図に相当する。但し、ビット線ＢＬの構成
を明らかにするため、図１は単なる断面図ではなくビッ
ト線に関しては透過図となっている。
辺回路領域ＰＣが形成されている。周辺回路領域ＰＣに
は多数のトランジスタや抵抗等の素子が配置され、これ
らにより周辺回路が形成されている。尚、図１は図４の
Ｉ−Ｉ線断面図に相当する。但し、ビット線ＢＬの構成
を明らかにするため、図１は単なる断面図ではなくビッ
ト線に関しては透過図となっている。
【００２９】図１Ａに戻り、絶縁層１１１及び１１６の
一部を貫通し、ビット線コンタクト用の開口が形成さ
れ、ビット線ＢＬならびにコンタクトパッド（周辺回路
領域）が形成される。
一部を貫通し、ビット線コンタクト用の開口が形成さ
れ、ビット線ＢＬならびにコンタクトパッド（周辺回路
領域）が形成される。
【００３０】絶縁層１１６内には別のコンタクト用開口
が形成される。開口内にＷ等の導電材料が充填される。
導電材料を形成後、絶縁層１１６の表面上の導電層材料
が除去され、導電性プラグ１１７が埋め込まれた平坦な
表面が形成される。平坦化された表面全面にエッチスト
ッパ用の窒化シリコン膜１２０が形成される。
が形成される。開口内にＷ等の導電材料が充填される。
導電材料を形成後、絶縁層１１６の表面上の導電層材料
が除去され、導電性プラグ１１７が埋め込まれた平坦な
表面が形成される。平坦化された表面全面にエッチスト
ッパ用の窒化シリコン膜１２０が形成される。
【００３１】次に、テトラエトキシシラン（Ｔｅｔｒａ
−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣ
ＶＤ法により、シリコン酸化膜等により形成された絶縁
層１２１を厚く堆積する。
−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣ
ＶＤ法により、シリコン酸化膜等により形成された絶縁
層１２１を厚く堆積する。
【００３２】絶縁層１２１の厚さは、例えば０．３μｍ
から１．５μｍの間が好ましい。絶縁層１２１上にハー
ドマスクとしてアモルファスシリコン層１２２を、例え
ば５０ｎｍ程度の厚さ堆積する。フォトリソグラフィー
技術を用いてフォトレジストマスクを形成し、アモルフ
ァスシリコン層１２２、絶縁層１２１、窒化シリコン膜
１２０を順次エッチング除去する。導電性プラグ１１７
の表面が露出される開口部ＡＰ１が形成される。開口の
側壁を形成する絶縁層の傾斜角は、例えば、８８度から
９０度である。尚、傾斜角が８８度というのは、開口の
径が基板の上方に向けて徐々に大きくなっている状態を
示すものである。
から１．５μｍの間が好ましい。絶縁層１２１上にハー
ドマスクとしてアモルファスシリコン層１２２を、例え
ば５０ｎｍ程度の厚さ堆積する。フォトリソグラフィー
技術を用いてフォトレジストマスクを形成し、アモルフ
ァスシリコン層１２２、絶縁層１２１、窒化シリコン膜
１２０を順次エッチング除去する。導電性プラグ１１７
の表面が露出される開口部ＡＰ１が形成される。開口の
側壁を形成する絶縁層の傾斜角は、例えば、８８度から
９０度である。尚、傾斜角が８８度というのは、開口の
径が基板の上方に向けて徐々に大きくなっている状態を
示すものである。
【００３３】図１Ｂに示すように、基板全面に蓄積容量
用の材料１２３ａを堆積する。次いで蓄積容量用の材料
１２３ａ上に、例えばＳＯＧ酸化膜を用いて内側保護膜
１２４を形成する。内側保護膜１２４の厚さは２０ｎｍ
程度である。内側保護膜１２４は、薄い蓄積容量用の材
料１２３ａを内側から保護する。
用の材料１２３ａを堆積する。次いで蓄積容量用の材料
１２３ａ上に、例えばＳＯＧ酸化膜を用いて内側保護膜
１２４を形成する。内側保護膜１２４の厚さは２０ｎｍ
程度である。内側保護膜１２４は、薄い蓄積容量用の材
料１２３ａを内側から保護する。
【００３４】次いで内側保護膜１２４を異方性エッチン
グすることにより、開口ＡＰ１内の内側保護膜１２４を
窪ませる。
グすることにより、開口ＡＰ１内の内側保護膜１２４を
窪ませる。
【００３５】次いで、蓄積容量用の材料１２３ａをエッ
チングする。絶縁層１２１表面及び側面に露出している
蓄積電極用の材料が除去される。
チングする。絶縁層１２１表面及び側面に露出している
蓄積電極用の材料が除去される。
【００３６】図２Ｃに示すように、窪んだ内側保護膜１
２４の表面の位置まで蓄積電極用材料１２３ａをエッチ
ングする。１つの開口ＡＰ１ごとに、分離された蓄積電
極１２３が形成される。
２４の表面の位置まで蓄積電極用材料１２３ａをエッチ
ングする。１つの開口ＡＰ１ごとに、分離された蓄積電
極１２３が形成される。
【００３７】次に、図２Ｄに示すように、蓄積電極１２
３内に形成されている内側保護膜１２４と蓄積電極１２
３間の絶縁層１２１とを除去する。エッチングに際して
は、第１段階として反応性イオンエッチング（ＲＩＥ）
により異方性エッチングを行い、次いでウェットエッチ
ングを行う。
３内に形成されている内側保護膜１２４と蓄積電極１２
３間の絶縁層１２１とを除去する。エッチングに際して
は、第１段階として反応性イオンエッチング（ＲＩＥ）
により異方性エッチングを行い、次いでウェットエッチ
ングを行う。
【００３８】エッチングの際、周辺回路領域ＰＣの絶縁
層１２１も同時にエッチングされるのを防止するため
に、フォトリソグラフィー技術を用いて周辺回路領域Ｐ
Ｃの絶縁層１２１上にフォトレジストマスクＲ１を形成
する必要がある。
層１２１も同時にエッチングされるのを防止するため
に、フォトリソグラフィー技術を用いて周辺回路領域Ｐ
Ｃの絶縁層１２１上にフォトレジストマスクＲ１を形成
する必要がある。
【００３９】次いで、図３Ｅに示すように、基板表面に
キャパシタ用絶縁層１３１を形成する。キャパシタ用絶
縁層１３１の上に、ＣＶＤ法により導電層１３５ａを形
成する。ＣＭＰ法を用いて、周辺回路領域ＰＣの絶縁層
１２１表面がストッパとなるように導電層１３５ａの表
面を平坦化する。平坦化工程のためのとしてエッチバッ
ク法を用いても良い。このようにしてセルプレート電極
１３５を形成する。
キャパシタ用絶縁層１３１を形成する。キャパシタ用絶
縁層１３１の上に、ＣＶＤ法により導電層１３５ａを形
成する。ＣＭＰ法を用いて、周辺回路領域ＰＣの絶縁層
１２１表面がストッパとなるように導電層１３５ａの表
面を平坦化する。平坦化工程のためのとしてエッチバッ
ク法を用いても良い。このようにしてセルプレート電極
１３５を形成する。
【００４０】メモリセル領域ＭＣに、周辺回路領域ＰＣ
の絶縁層１２１と表面高さがほぼ等しいセルプレート電
極１３５が形成される。
の絶縁層１２１と表面高さがほぼ等しいセルプレート電
極１３５が形成される。
【００４１】図３Ｆに示すように、セルプレート電極１
３５を覆って、基板表面に絶縁膜１４１を形成する。そ
の後、セルプレート電極１３５上にコンタクト開口部１
４３が、周辺回路領域ＰＣのトランジスタ上にコンタク
ト開口部１４５が形成される。コンタクト開口部１４
３、１４５内を導電材料により充填し、上部配線を形成
する。
３５を覆って、基板表面に絶縁膜１４１を形成する。そ
の後、セルプレート電極１３５上にコンタクト開口部１
４３が、周辺回路領域ＰＣのトランジスタ上にコンタク
ト開口部１４５が形成される。コンタクト開口部１４
３、１４５内を導電材料により充填し、上部配線を形成
する。
【００４２】上述のように、蓄積電極１２３内に形成さ
れている内側保護膜１２４と蓄積電極１２３関の絶縁膜
１２１とをエッチングする際に、周辺回路領域ＰＣの絶
縁層１２１も同時にエッチングされるのを防止するため
に、フォトリソグラフィー技術を用いて周辺回路領域Ｐ
Ｃの絶縁層１２１上にフォトレジストマスクＲ１を形成
する必要がある。
れている内側保護膜１２４と蓄積電極１２３関の絶縁膜
１２１とをエッチングする際に、周辺回路領域ＰＣの絶
縁層１２１も同時にエッチングされるのを防止するため
に、フォトリソグラフィー技術を用いて周辺回路領域Ｐ
Ｃの絶縁層１２１上にフォトレジストマスクＲ１を形成
する必要がある。
【００４３】ところで、このフォトリソグラフィーの工
程を省略できれば、工程の短縮化、ＤＲＡＭの歩留まり
向上が期待できる。
程を省略できれば、工程の短縮化、ＤＲＡＭの歩留まり
向上が期待できる。
【００４４】発明者は、上記のフォトリソグラフィー工
程を不要とする新しい工程を考案した。
程を不要とする新しい工程を考案した。
【００４５】図５は、発明者が考えた新しい工程を説明
するための図であり、上記図２Ｃ、Ｄ間の工程に相当す
る工程を示す断面図である。但し、周辺回路領域ＰＣ上
の絶縁層１２１の上にフォトレジストマスクＲ１を形成
しない。
するための図であり、上記図２Ｃ、Ｄ間の工程に相当す
る工程を示す断面図である。但し、周辺回路領域ＰＣ上
の絶縁層１２１の上にフォトレジストマスクＲ１を形成
しない。
【００４６】蓄積電極１２３の上部が絶縁層１２１表面
から窪んだ状態において、内側保護膜１２４及び絶縁層
１２１のエッチングを行う。エッチングには、通常、フ
ッ酸系のウェットエッチングを用いる。内側保護膜１２
４はＳＯＧにより形成されている。フッ酸系のウェット
エッチング液を用いると、ＳＯＧのエッチング速度は非
常に速い。
から窪んだ状態において、内側保護膜１２４及び絶縁層
１２１のエッチングを行う。エッチングには、通常、フ
ッ酸系のウェットエッチングを用いる。内側保護膜１２
４はＳＯＧにより形成されている。フッ酸系のウェット
エッチング液を用いると、ＳＯＧのエッチング速度は非
常に速い。
【００４７】蓄積電極１２３と絶縁層１２１との界面に
おける絶縁層１２１のエッチング特性と、前記界面から
離れた内部の領域（バルク領域）の絶縁層１２１のエッ
チング特性とが異なるようにしておく。エッチング液を
うまく選択することにより、蓄積電極１２３と絶縁層１
２１との界面における絶縁層１２１を速やかにエッチン
グ除去することができる可能性がある。
おける絶縁層１２１のエッチング特性と、前記界面から
離れた内部の領域（バルク領域）の絶縁層１２１のエッ
チング特性とが異なるようにしておく。エッチング液を
うまく選択することにより、蓄積電極１２３と絶縁層１
２１との界面における絶縁層１２１を速やかにエッチン
グ除去することができる可能性がある。
【００４８】当初、エッチングは、蓄積電極１２３と絶
縁層１２１の界面を基板方向に向かって進む（矢印ＡＲ
１で示す）。界面にスリットが形成され、その後、エッ
チングは蓄積電極１２３と絶縁層１２１との界面に垂直
な方向に進む（矢印ＡＲ２で示す）。
縁層１２１の界面を基板方向に向かって進む（矢印ＡＲ
１で示す）。界面にスリットが形成され、その後、エッ
チングは蓄積電極１２３と絶縁層１２１との界面に垂直
な方向に進む（矢印ＡＲ２で示す）。
【００４９】実際、フッ酸系のエッチング液を用いてエ
ッチングを行うと、蓄積電極１２３と絶縁層１２１との
界面近傍の絶縁層１２１のエッチングレートは、バルク
の絶縁層１２１より１桁程度速い。エッチングは、まず
界面に沿って進行し、続いて横方向にも等方向的に進行
する。
ッチングを行うと、蓄積電極１２３と絶縁層１２１との
界面近傍の絶縁層１２１のエッチングレートは、バルク
の絶縁層１２１より１桁程度速い。エッチングは、まず
界面に沿って進行し、続いて横方向にも等方向的に進行
する。
【００５０】一旦、蓄積電極１２３と絶縁層１２１との
界面がエッチングにより分離されれば、蓄積電極１２３
間に存在する絶縁層１２１は素早くエッチングされる。
蓄積電極１２３間の絶縁層１２１は、両側の蓄積電極１
２３との界面からエッチングにより除去されることにな
る。蓄積電極間の幅の約半分の厚さ分の絶縁膜をエッチ
ング除去すれば、蓄積電極間の絶縁膜を全て除去するこ
とができる。例えば、０．１５〜０．１３μｍルールの
ＤＲＡＭでは、蓄積電極間の距離は、約０．１μｍであ
る。従って、少なくとも０．０５μｍ程度の絶縁膜の除
去を行えばよい。実際には、エッチング量がバラツクこ
とを考慮して、０．１μｍ程度の絶縁膜を除去しておく
のが好ましい。
界面がエッチングにより分離されれば、蓄積電極１２３
間に存在する絶縁層１２１は素早くエッチングされる。
蓄積電極１２３間の絶縁層１２１は、両側の蓄積電極１
２３との界面からエッチングにより除去されることにな
る。蓄積電極間の幅の約半分の厚さ分の絶縁膜をエッチ
ング除去すれば、蓄積電極間の絶縁膜を全て除去するこ
とができる。例えば、０．１５〜０．１３μｍルールの
ＤＲＡＭでは、蓄積電極間の距離は、約０．１μｍであ
る。従って、少なくとも０．０５μｍ程度の絶縁膜の除
去を行えばよい。実際には、エッチング量がバラツクこ
とを考慮して、０．１μｍ程度の絶縁膜を除去しておく
のが好ましい。
【００５１】メモリセル領域ＭＣ以外の領域、例えば周
辺回路領域ＰＣの上面の絶縁層１２１も上面から基板方
向に向けて（矢印ＡＲ３で示す）エッチングされる。絶
縁層１２１は、表面から０．１μｍ程度エッチングされ
ることになるが、予めこのエチング分を見込んで絶縁層
１２１の厚さを厚めにしておけば特に問題ない。メモリ
セル部ＭＣと周辺回路領域ＰＣとの界面においても、矢
印ＡＲ４で示すように周辺回路領域ＰＣ方向へ向けて基
板表面と平行な方向にエッチングが進行する。このエッ
チングもエッチング量が約０．１μｍあれば、特に問題
とはならない。
辺回路領域ＰＣの上面の絶縁層１２１も上面から基板方
向に向けて（矢印ＡＲ３で示す）エッチングされる。絶
縁層１２１は、表面から０．１μｍ程度エッチングされ
ることになるが、予めこのエチング分を見込んで絶縁層
１２１の厚さを厚めにしておけば特に問題ない。メモリ
セル部ＭＣと周辺回路領域ＰＣとの界面においても、矢
印ＡＲ４で示すように周辺回路領域ＰＣ方向へ向けて基
板表面と平行な方向にエッチングが進行する。このエッ
チングもエッチング量が約０．１μｍあれば、特に問題
とはならない。
【００５２】上述の工程を実現できれば、周辺回路領域
ＰＣを覆うフォトレジストマスク、従ってフォトリソグ
ラフィー工程は不要となる。
ＰＣを覆うフォトレジストマスク、従ってフォトリソグ
ラフィー工程は不要となる。
【００５３】発明者は、上記の工程を実現させるための
手段として以下に説明するような第１から第３までの３
つの手段が存在することを見いだした。
手段として以下に説明するような第１から第３までの３
つの手段が存在することを見いだした。
【００５４】ａ）第１の手段： 蓄積電極用の材料と絶
縁層との界面における密着性が弱い組み合わせを選択す
る。両者の密着性が弱ければ、ウェットエッチング時に
まず界面に沿ってエッチング液がしみ込み、絶縁層のエ
ッチングが急速に進行する。
縁層との界面における密着性が弱い組み合わせを選択す
る。両者の密着性が弱ければ、ウェットエッチング時に
まず界面に沿ってエッチング液がしみ込み、絶縁層のエ
ッチングが急速に進行する。
【００５５】ｂ）第２の手段： 蓄積電極を、絶縁層の
開口内に形成した後、熱処理等を行う。蓄積電極を構成
する材料又はその一部が蓄積電極と絶縁層との界面付近
の絶縁層中に拡散する。界面付近の絶縁層は、金属材料
を拡散させることによりウェットエッチングの速度が速
まる。
開口内に形成した後、熱処理等を行う。蓄積電極を構成
する材料又はその一部が蓄積電極と絶縁層との界面付近
の絶縁層中に拡散する。界面付近の絶縁層は、金属材料
を拡散させることによりウェットエッチングの速度が速
まる。
【００５６】ｃ）第３の手段 絶縁層上に蓄積電極を形
成する材料を堆積する前に、所定のウェットエッチング
法を用いた場合のエッチング速度が絶縁層や蓄積電極に
比べて速い分離膜を薄く形成しておく。絶縁層の表面に
堆積した蓄積電極材料をＣＭＰ法などにより取り除く際
に、分離膜の端面が露出する。分離膜を選択的に又は非
常に速くエッチングするエッチング方法を用いることに
より、分離膜を選択的に除去する。分離膜が除去された
蓄積電極と絶縁層との界面にスリットが形成される。絶
縁層をエッチングするためのエッチング液がスリット内
にしみ込み、絶縁層がエッチングされる。
成する材料を堆積する前に、所定のウェットエッチング
法を用いた場合のエッチング速度が絶縁層や蓄積電極に
比べて速い分離膜を薄く形成しておく。絶縁層の表面に
堆積した蓄積電極材料をＣＭＰ法などにより取り除く際
に、分離膜の端面が露出する。分離膜を選択的に又は非
常に速くエッチングするエッチング方法を用いることに
より、分離膜を選択的に除去する。分離膜が除去された
蓄積電極と絶縁層との界面にスリットが形成される。絶
縁層をエッチングするためのエッチング液がスリット内
にしみ込み、絶縁層がエッチングされる。
【００５７】上記の第１から第３までの手段のうちのい
ずれか又はこれらの組み合わせを適宜選択することがで
きる。
ずれか又はこれらの組み合わせを適宜選択することがで
きる。
【００５８】以下に図面を参照して本発明の第１の実施
の形態による半導体装置およびその製造方法について説
明する。
の形態による半導体装置およびその製造方法について説
明する。
【００５９】図６Ａに示すように、ＤＲＡＭを、メモリ
セルが形成されるメモリセル領域ＭＣと周辺回路が形成
される周辺回路領域ＰＣとに分けて考えることができ
る。
セルが形成されるメモリセル領域ＭＣと周辺回路が形成
される周辺回路領域ＰＣとに分けて考えることができ
る。
【００６０】ｐ型表面領域を有する半導体基板１の表面
に、ＳＴＩを用いて素子間分離用の酸化シリコン膜２を
形成する。
に、ＳＴＩを用いて素子間分離用の酸化シリコン膜２を
形成する。
【００６１】酸化シリコン膜２は、半導体基板表面上に
複数の活性領域を画定する。
複数の活性領域を画定する。
【００６２】各活性領域の半導体基板表面上に、ゲート
酸化膜３が形成され、その上にゲート電極（ワード線）
４が多結晶シリコン、ポリサイド、金属等により形成さ
れる。
酸化膜３が形成され、その上にゲート電極（ワード線）
４が多結晶シリコン、ポリサイド、金属等により形成さ
れる。
【００６３】ゲート電極４の上面は、窒化シリコン層５
によって覆われる。窒化シリコン層５は、ゲート電極４
と共にパターニングされ、同一形状を有する。
によって覆われる。窒化シリコン層５は、ゲート電極４
と共にパターニングされ、同一形状を有する。
【００６４】窒化シリコン層５、ゲート電極４をマスク
とし、半導体基板１表面にｎ型不純物をイオン注入し、
低濃度のソース／ドレイン領域６が形成される。その
後、半導体基板全面上に窒化シリコンが堆積され、異方
性エッチングを行うことにより、ゲート電極構造の側面
上にのみ窒化シリコンのサイドスペーサ７が形成され
る。
とし、半導体基板１表面にｎ型不純物をイオン注入し、
低濃度のソース／ドレイン領域６が形成される。その
後、半導体基板全面上に窒化シリコンが堆積され、異方
性エッチングを行うことにより、ゲート電極構造の側面
上にのみ窒化シリコンのサイドスペーサ７が形成され
る。
【００６５】必要に応じ、例えば周辺回路用のトランジ
スタに関しては、サイドスペーサ７を形成した後、さら
に高濃度、高加速エネルギーでイオン注入を行い、高濃
度のソース／ドレイン領域６ａを形成する。ＬＤＤ構造
を有するトランジスタとなる。
スタに関しては、サイドスペーサ７を形成した後、さら
に高濃度、高加速エネルギーでイオン注入を行い、高濃
度のソース／ドレイン領域６ａを形成する。ＬＤＤ構造
を有するトランジスタとなる。
【００６６】周辺回路領域ＰＣのトランジスタをＣＭＯ
Ｓで形成する場合には、ｎ型の不純物層を形成するため
のイオン注入に加えてｐ型の不純物層を形成するための
イオン注入を行えば良い。
Ｓで形成する場合には、ｎ型の不純物層を形成するため
のイオン注入に加えてｐ型の不純物層を形成するための
イオン注入を行えば良い。
【００６７】半導体基板表面上に酸化シリコン等の絶縁
層１１を形成する。絶縁層１１表面上にレジストパター
ンを形成し、絶縁層１１をエッチングすることにより、
所望のソース／ドレイン領域に達する開口が形成され
る。この際、ゲート電極上面及び側面上の窒化シリコン
層５，７は、エッチングストッパとして機能し、自己整
合的にコンタクト開口を形成することができる。
層１１を形成する。絶縁層１１表面上にレジストパター
ンを形成し、絶縁層１１をエッチングすることにより、
所望のソース／ドレイン領域に達する開口が形成され
る。この際、ゲート電極上面及び側面上の窒化シリコン
層５，７は、エッチングストッパとして機能し、自己整
合的にコンタクト開口を形成することができる。
【００６８】開口を埋め戻すように多結晶シリコン１２
等の導電層を堆積し、絶縁層１１表面上の導電層をＣＭ
Ｐ等を用いて除去する。絶縁層１１上のコンタクト開口
内に多結晶シリコン１２等が埋め込まれた平坦な表面が
形成される。
等の導電層を堆積し、絶縁層１１表面上の導電層をＣＭ
Ｐ等を用いて除去する。絶縁層１１上のコンタクト開口
内に多結晶シリコン１２等が埋め込まれた平坦な表面が
形成される。
【００６９】図６Ａにおいて、メモリセル領域ＭＣ内に
並列に配置されているゲート電極４は、メモリセル領域
のワード線（ＷＬ）を構成する。周辺回路領域ＰＣに配
置されているトランジスタは、周辺回路のトランジスタ
である。絶縁層１１上にさらに他の絶縁層１６を堆積
し、多結晶シリコン層１２に至るコンタクト開口を形成
した後、図では破線で示されているビット線ＢＬが形成
される。
並列に配置されているゲート電極４は、メモリセル領域
のワード線（ＷＬ）を構成する。周辺回路領域ＰＣに配
置されているトランジスタは、周辺回路のトランジスタ
である。絶縁層１１上にさらに他の絶縁層１６を堆積
し、多結晶シリコン層１２に至るコンタクト開口を形成
した後、図では破線で示されているビット線ＢＬが形成
される。
【００７０】図４に、メモリセル領域ＭＣにおける活性
領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示
す。各活性領域は横方向に長く、左右両端に蓄積キャパ
シタが接続されるソース／ドレイン領域Ｓ／Ｄを有す
る。また、中央部にはビット線ＢＬが接続される共通ソ
ース／ドレイン領域ＣＳＤが形成される。これらの２種
類のソース／ドレイン領域Ｓ／Ｄの間の領域には、図
中、縦方向にワード線ＷＬが配置されている。すなわ
ち、１つの活性領域ＡＲに２つのメモリセルトランジス
タが形成され、中央の共通ソース／ドレイン領域ＣＳＤ
には、ビット線ＢＬが接続される。ビット線ＢＬとワー
ド線ＷＬは、半導体基板表面上に交差して配置される。
領域ＡＲ、ワード線ＷＬ、ビット線ＢＬの配置例を示
す。各活性領域は横方向に長く、左右両端に蓄積キャパ
シタが接続されるソース／ドレイン領域Ｓ／Ｄを有す
る。また、中央部にはビット線ＢＬが接続される共通ソ
ース／ドレイン領域ＣＳＤが形成される。これらの２種
類のソース／ドレイン領域Ｓ／Ｄの間の領域には、図
中、縦方向にワード線ＷＬが配置されている。すなわ
ち、１つの活性領域ＡＲに２つのメモリセルトランジス
タが形成され、中央の共通ソース／ドレイン領域ＣＳＤ
には、ビット線ＢＬが接続される。ビット線ＢＬとワー
ド線ＷＬは、半導体基板表面上に交差して配置される。
【００７１】図６Ａに戻り、絶縁層１１の上に層間絶縁
膜（符号１６の一部）を形成し、ビット線開口およびビ
ット線ＢＬを形成した後、さらに層間絶縁膜（符号１６
の一部）を形成する。
膜（符号１６の一部）を形成し、ビット線開口およびビ
ット線ＢＬを形成した後、さらに層間絶縁膜（符号１６
の一部）を形成する。
【００７２】層間絶縁層１６内には別のコンタクト用開
口１５が形成される。開口１５内にＷ等の導電層が充填
される。導電層を形成後、層間絶縁層１６の表面上の導
電層材料が除去され、導電性プラグ１７が埋め込まれた
平坦な表面が形成される。
口１５が形成される。開口１５内にＷ等の導電層が充填
される。導電層を形成後、層間絶縁層１６の表面上の導
電層材料が除去され、導電性プラグ１７が埋め込まれた
平坦な表面が形成される。
【００７３】ところで、前述の工程のように界面に沿っ
てエッチングを進める場合に、その下部構造にまでエッ
チング液がしみ込み、下部構造までがエッチング除去さ
れてしまう恐れがある。
てエッチングを進める場合に、その下部構造にまでエッ
チング液がしみ込み、下部構造までがエッチング除去さ
れてしまう恐れがある。
【００７４】また、蓄積電極の外周を覆っていた絶縁層
がエッチング除去されると、蓄積電極は底面で下部構造
（プラグ）と密着力のみにより支持されることとなる。
蓄積電極が転倒しやすくなる。
がエッチング除去されると、蓄積電極は底面で下部構造
（プラグ）と密着力のみにより支持されることとなる。
蓄積電極が転倒しやすくなる。
【００７５】そこで、平坦化された表面全面に下部領域
にまでエッチングが進行しないように、エッチストップ
用の窒化シリコン膜２０が形成される。
にまでエッチングが進行しないように、エッチストップ
用の窒化シリコン膜２０が形成される。
【００７６】加えて、蓄積電極との密着性の良い窒化シ
リコン膜２０を用いてその開口内に蓄積電極の下部を納
める。蓄積電極の下部においてその外周を窒化シリコン
膜が支持し、蓄積電極が倒れないようにする。
リコン膜２０を用いてその開口内に蓄積電極の下部を納
める。蓄積電極の下部においてその外周を窒化シリコン
膜が支持し、蓄積電極が倒れないようにする。
【００７７】次いで、テトラエトキシシラン（Ｔｅｔｒ
ａ−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣ
ＶＤ法により、シリコン酸化膜等により形成された絶縁
層２１を厚く堆積する。
ａ−Ｅｔｏｘｙ Ｓｉｌａｎｅ： ＴＥＯＳ）を用いたＣ
ＶＤ法により、シリコン酸化膜等により形成された絶縁
層２１を厚く堆積する。
【００７８】絶縁層２１の厚さは、例えば０．３μｍか
ら１．５μｍの間が好ましい。絶縁層２１上にハードマ
スクとしてアモルファスシリコン層２２を、例えば５０
ｎｍ程度の厚さ堆積する。フォトリソグラフィー技術を
用いてフォトレジストマスクを形成し、アモルファスシ
リコン層２２、絶縁層２１、窒化シリコン膜２０を順次
エッチング除去する。導電性プラグ１７の表面が露出さ
れる開口部ＡＰ２が形成される。開口の側壁を形成する
絶縁層２１の傾斜角は、例えば、８８度から９０度であ
る。尚、ここで、傾斜角が８８度というのは、開口ＡＰ
２の径が基板の上方に向けて徐々に大きくなるように傾
斜している状態を表す。
ら１．５μｍの間が好ましい。絶縁層２１上にハードマ
スクとしてアモルファスシリコン層２２を、例えば５０
ｎｍ程度の厚さ堆積する。フォトリソグラフィー技術を
用いてフォトレジストマスクを形成し、アモルファスシ
リコン層２２、絶縁層２１、窒化シリコン膜２０を順次
エッチング除去する。導電性プラグ１７の表面が露出さ
れる開口部ＡＰ２が形成される。開口の側壁を形成する
絶縁層２１の傾斜角は、例えば、８８度から９０度であ
る。尚、ここで、傾斜角が８８度というのは、開口ＡＰ
２の径が基板の上方に向けて徐々に大きくなるように傾
斜している状態を表す。
【００７９】尚、本明細書において、「内壁が半導体表
面に対してほぼ直立する」との表現は、半導体表面に対
して９０度の角度で立ち上がる場合のみではなく、例え
ば半導体表面に対して角度が８０度から９０度までの範
囲であれば良い。
面に対してほぼ直立する」との表現は、半導体表面に対
して９０度の角度で立ち上がる場合のみではなく、例え
ば半導体表面に対して角度が８０度から９０度までの範
囲であれば良い。
【００８０】図６Ｂに示すように、基板全面に蓄積容量
用の材料、例えばＲｕ膜２３ａをＣＶＤ法により堆積す
る。Ｒｕ膜の厚さは、例えば２０ｎｍ程度である。次い
でＲｕ膜の上に、例えばＳＯＧ膜を用いて内側保護膜２
４を形成する。内側保護膜２４の厚さは２００ｎｍ程度
である。内側保護膜２４は、薄いＲｕ膜を保持し、Ｒｕ
膜が内側からエッチングされるのを保護する機能を発揮
する。
用の材料、例えばＲｕ膜２３ａをＣＶＤ法により堆積す
る。Ｒｕ膜の厚さは、例えば２０ｎｍ程度である。次い
でＲｕ膜の上に、例えばＳＯＧ膜を用いて内側保護膜２
４を形成する。内側保護膜２４の厚さは２００ｎｍ程度
である。内側保護膜２４は、薄いＲｕ膜を保持し、Ｒｕ
膜が内側からエッチングされるのを保護する機能を発揮
する。
【００８１】次いで内側保護膜２４を異方性エッチング
することにより、開口ＡＰ１内の内側保護膜２４を窪ま
せる。
することにより、開口ＡＰ１内の内側保護膜２４を窪ま
せる。
【００８２】次いで、Ｒｕ膜２３ａをエッチングする。
基板表面及び側面に露出しているＲｕ膜が除去される。
基板表面及び側面に露出しているＲｕ膜が除去される。
【００８３】図７Ｃに示すように、窪んだ内側保護膜２
４の表面の位置までＲｕ膜がエッチングされる。内側保
護膜２４の表面の位置までＲｕ膜がエッチングされ、１
つの開口ＡＰ２ごとに、分離された蓄積電極２３が形成
される。
４の表面の位置までＲｕ膜がエッチングされる。内側保
護膜２４の表面の位置までＲｕ膜がエッチングされ、１
つの開口ＡＰ２ごとに、分離された蓄積電極２３が形成
される。
【００８４】次に図７Ｄに示すように、蓄積電極２３内
に形成されている内側保護膜２４を除去する。エッチン
グに際しては、第１段階として反応性イオンエッチング
（ＲＩＥ）により異方性エッチングを行う。次いで、ア
ッシング処理、コリン（Ｃｏｌｉｎ）処理、希フッ酸処
理を行う。希フッ酸は、例えばフッ化水素酸と水とを、
例えば、２：１００の割合で混合した緩衝液を用いる。
に形成されている内側保護膜２４を除去する。エッチン
グに際しては、第１段階として反応性イオンエッチング
（ＲＩＥ）により異方性エッチングを行う。次いで、ア
ッシング処理、コリン（Ｃｏｌｉｎ）処理、希フッ酸処
理を行う。希フッ酸は、例えばフッ化水素酸と水とを、
例えば、２：１００の割合で混合した緩衝液を用いる。
【００８５】蓄積電極２３と絶縁層２１との界面に沿っ
てエッチングが速やかに進行してスリットが形成され、
次いで、基板表面と平行な方向にエッチングされる。エ
ッチング処理により、内側保護膜２４と、蓄積電極２３
間の絶縁層２１とが除去される。ＳＯＧで形成された内
側保護膜２４は、絶縁層２１に比べてフッ酸系のエッチ
ング液によりエッチングした際のエッチング速度が速
く、速やかに除去される。
てエッチングが速やかに進行してスリットが形成され、
次いで、基板表面と平行な方向にエッチングされる。エ
ッチング処理により、内側保護膜２４と、蓄積電極２３
間の絶縁層２１とが除去される。ＳＯＧで形成された内
側保護膜２４は、絶縁層２１に比べてフッ酸系のエッチ
ング液によりエッチングした際のエッチング速度が速
く、速やかに除去される。
【００８６】次いで、図８Ｅに示すように、基板表面に
キャパシタ用絶縁層３１を形成する。キャパシタ用絶縁
層３１の材料としては、誘電材料、好ましくは高誘電率
の材料、例えばＴａ2Ｏ5が用いられる。Ｔａ2Ｏ5の厚さ
は、例えば１０ｎｍである。キャパシタ用絶縁層３１の
上に、ＣＶＤ法により導電層３５ａ、例えばＴｉＯＮ
層、Ｒｕ、Ｗ、ＷＮ、ＳＲＯ等を形成する。導電層３５
ａの厚さは例えば２００ｎｍである。周辺回路領域ＰＣ
の絶縁層２１表面をストッパとしてＣＭＰ法を用いて導
電層３５ａの表面を平坦化し、セルプレート電極３５を
形成する。平坦化工程のための方法としてエッチバック
法を用いても良い。
キャパシタ用絶縁層３１を形成する。キャパシタ用絶縁
層３１の材料としては、誘電材料、好ましくは高誘電率
の材料、例えばＴａ2Ｏ5が用いられる。Ｔａ2Ｏ5の厚さ
は、例えば１０ｎｍである。キャパシタ用絶縁層３１の
上に、ＣＶＤ法により導電層３５ａ、例えばＴｉＯＮ
層、Ｒｕ、Ｗ、ＷＮ、ＳＲＯ等を形成する。導電層３５
ａの厚さは例えば２００ｎｍである。周辺回路領域ＰＣ
の絶縁層２１表面をストッパとしてＣＭＰ法を用いて導
電層３５ａの表面を平坦化し、セルプレート電極３５を
形成する。平坦化工程のための方法としてエッチバック
法を用いても良い。
【００８７】メモリセル領域ＭＣに、周辺回路領域ＰＣ
の絶縁層２１と表面高さがほぼ等しいセルプレート電極
３５が形成される。
の絶縁層２１と表面高さがほぼ等しいセルプレート電極
３５が形成される。
【００８８】次いで、図８Ｆに示すように、基板表面に
ＴＥＯＳ絶縁膜４１を形成する。その後、セルプレート
電極３５上にコンタクト開口部４３が、周辺回路領域Ｐ
Ｃのトランジスタ上にコンタクト開口部４５が形成され
る。コンタクト開口部４３、４５内を導電材料により充
填し、上部配線を形成する。
ＴＥＯＳ絶縁膜４１を形成する。その後、セルプレート
電極３５上にコンタクト開口部４３が、周辺回路領域Ｐ
Ｃのトランジスタ上にコンタクト開口部４５が形成され
る。コンタクト開口部４３、４５内を導電材料により充
填し、上部配線を形成する。
【００８９】上記第１の実施の形態による半導体装置の
製造方法によれば、周辺回路領域の絶縁層に対して、蓄
積電極内及び蓄積電極間の絶縁層をほぼ選択的に除去で
きる。
製造方法によれば、周辺回路領域の絶縁層に対して、蓄
積電極内及び蓄積電極間の絶縁層をほぼ選択的に除去で
きる。
【００９０】従って、蓄積電極内及び蓄積電極間の絶縁
層をエッチング除去する際に、周辺回路領域の絶縁層が
同時に除去されるのを防止するための追加の保護マスク
形成工程が不要になる。ＤＲＡＭの製造工程が簡略化さ
れる。
層をエッチング除去する際に、周辺回路領域の絶縁層が
同時に除去されるのを防止するための追加の保護マスク
形成工程が不要になる。ＤＲＡＭの製造工程が簡略化さ
れる。
【００９１】上記の半導体装置の製造方法を用いて製造
したＤＲＡＭ構造において特徴的な構造について図９及
び図１０を用いて以下に説明する。
したＤＲＡＭ構造において特徴的な構造について図９及
び図１０を用いて以下に説明する。
【００９２】図９Ａに示すように、メモリセル領域ＭＣ
内に多数形成された蓄積電極２３の外周部は、フォトリ
ソグラフィー工程によってその形状が決まるため、通
常、ある間隔だけ隔ててほぼ平行に向き合う直線状の部
分２３ｃと２本の直線状の部分２３ｃをその両端で結ぶ
２本の円弧状の部分２３ｄとからなるレーストラック状
の形状を有している。
内に多数形成された蓄積電極２３の外周部は、フォトリ
ソグラフィー工程によってその形状が決まるため、通
常、ある間隔だけ隔ててほぼ平行に向き合う直線状の部
分２３ｃと２本の直線状の部分２３ｃをその両端で結ぶ
２本の円弧状の部分２３ｄとからなるレーストラック状
の形状を有している。
【００９３】メモリセル部ＭＣの絶縁層２１と蓄積電極
２３とを分離するためのエッチングを行うと、蓄積電極
２３の外周形状を反映するように蓄積電極２３の外周部
からほぼ等距離だけ離れた面までの領域に存在する絶縁
層がエッチングされる。図９Ａに示すように、外周部２
３ｃ、２３ｄを結ぶレーストラック状の形状を反映し
て、一点鎖線で示される仮想線の内側の領域に存在する
絶縁層２１が除去されることになる。
２３とを分離するためのエッチングを行うと、蓄積電極
２３の外周形状を反映するように蓄積電極２３の外周部
からほぼ等距離だけ離れた面までの領域に存在する絶縁
層がエッチングされる。図９Ａに示すように、外周部２
３ｃ、２３ｄを結ぶレーストラック状の形状を反映し
て、一点鎖線で示される仮想線の内側の領域に存在する
絶縁層２１が除去されることになる。
【００９４】図９Ｂに、絶縁層２１のエッチングが終了
した後の平面形状を示す。実線５３で示される輪郭の内
側部分に形成されていた絶縁層がエッチングされる。実
線５３で示される部分の形状は、図９Ａにおける蓄積電
極の外周形状のうち直線状の部分２３ｃの形状を反映し
た直線状の部分５３ｃと、図９Ａにおける円弧状の部分
２３ｄの形状を反映した円弧状の部５３ａとを結んだ形
状となる。直線状の部分５３ｃ間には内側に向けて窪む
形状の部分５３ｄが形成されており、円弧状の部分２３
ｄの間にも、同様に内側（メモリセルＭＣ側）に向けて
絶縁層が突出する形状の部分５３ｂが形成される。実線
５３が、メモリセル領域ＭＣと周辺回路領域ＰＣとの境
界を画定することになる。
した後の平面形状を示す。実線５３で示される輪郭の内
側部分に形成されていた絶縁層がエッチングされる。実
線５３で示される部分の形状は、図９Ａにおける蓄積電
極の外周形状のうち直線状の部分２３ｃの形状を反映し
た直線状の部分５３ｃと、図９Ａにおける円弧状の部分
２３ｄの形状を反映した円弧状の部５３ａとを結んだ形
状となる。直線状の部分５３ｃ間には内側に向けて窪む
形状の部分５３ｄが形成されており、円弧状の部分２３
ｄの間にも、同様に内側（メモリセルＭＣ側）に向けて
絶縁層が突出する形状の部分５３ｂが形成される。実線
５３が、メモリセル領域ＭＣと周辺回路領域ＰＣとの境
界を画定することになる。
【００９５】加えて、各メモリセル間の間隔をある程度
広くとる場合に、またはオーバーエッチングを少な目に
する場合、メモリセル領域ＭＣ内には、以下に説明する
ような構造が残留する。
広くとる場合に、またはオーバーエッチングを少な目に
する場合、メモリセル領域ＭＣ内には、以下に説明する
ような構造が残留する。
【００９６】メモリセル領域ＭＣ内の左右上下に並ぶ４
つのメモリセルの中心間を結ぶ２本の対角線の交点付近
に、ほぼ菱形に形成された搭状の絶縁層５１が残留す
る。
つのメモリセルの中心間を結ぶ２本の対角線の交点付近
に、ほぼ菱形に形成された搭状の絶縁層５１が残留す
る。
【００９７】尚、実際には、蓄積電極は、マスクパター
ンとしては長方形の形状をしているのが一般的である。
ところで、長方形の形状を、フォトリソグラフィー技術
を用いて形成する場合には、回折、干渉で角部は丸め込
まれ、完全な長方形のパターンとはなりにくい。いわゆ
るショートニング効果と呼ばれる効果により、蓄積電極
パターンの長手方向の間隔は、短い方向の間隔よりも広
くなる傾向が強い。
ンとしては長方形の形状をしているのが一般的である。
ところで、長方形の形状を、フォトリソグラフィー技術
を用いて形成する場合には、回折、干渉で角部は丸め込
まれ、完全な長方形のパターンとはなりにくい。いわゆ
るショートニング効果と呼ばれる効果により、蓄積電極
パターンの長手方向の間隔は、短い方向の間隔よりも広
くなる傾向が強い。
【００９８】さらに、４つの蓄積電極のうち対角線方向
に並ぶ２つの蓄積電極間の間隔は、水平方向又は垂直方
向に隣接する蓄積電極間の間隔と比べて広くなる。従っ
て、水平方向又は垂直方向に隣接する蓄積電極間に存在
する絶縁層を除去するために必要な時間に多少のオーバ
ーエッチング時間をも見込んでエッチングを行ったとし
ても、対角線方向に並ぶ２つの蓄積電極間に存在する絶
縁層が全てエッチングされるとは限らない。典型的に
は、菱形の形状をした島状の絶縁層領域が残る。
に並ぶ２つの蓄積電極間の間隔は、水平方向又は垂直方
向に隣接する蓄積電極間の間隔と比べて広くなる。従っ
て、水平方向又は垂直方向に隣接する蓄積電極間に存在
する絶縁層を除去するために必要な時間に多少のオーバ
ーエッチング時間をも見込んでエッチングを行ったとし
ても、対角線方向に並ぶ２つの蓄積電極間に存在する絶
縁層が全てエッチングされるとは限らない。典型的に
は、菱形の形状をした島状の絶縁層領域が残る。
【００９９】エッチング時間を長くしすぎると、菱形の
絶縁層領域は消失することになる。残された菱形の部分
５１の形状および寸法は、蓄積電極間の間隔と絶縁層の
エッチング量とに依存する。
絶縁層領域は消失することになる。残された菱形の部分
５１の形状および寸法は、蓄積電極間の間隔と絶縁層の
エッチング量とに依存する。
【０１００】ところが、あまりエッチング時間を長くす
ると、メモリセル領域ＭＣと周辺回路領域ＰＣとの境界
を画定する境界線５３が、周辺回路領域ＰＣの方に向け
て拡がっていく。周辺回路領域ＰＣの絶縁層がオーバー
エッチングされてしまう。このオーバーエッチングされ
た領域は、何らの機能も有していないことから無駄な領
域といえる。このような無駄な領域が増えると、チップ
表面を余計な領域が占有することになり、素子の詰め込
み密度を低下し、ひいてはチップサイズを大きくするこ
とになる。チップ単価を押し上げることにもなる。
ると、メモリセル領域ＭＣと周辺回路領域ＰＣとの境界
を画定する境界線５３が、周辺回路領域ＰＣの方に向け
て拡がっていく。周辺回路領域ＰＣの絶縁層がオーバー
エッチングされてしまう。このオーバーエッチングされ
た領域は、何らの機能も有していないことから無駄な領
域といえる。このような無駄な領域が増えると、チップ
表面を余計な領域が占有することになり、素子の詰め込
み密度を低下し、ひいてはチップサイズを大きくするこ
とになる。チップ単価を押し上げることにもなる。
【０１０１】また、この隙間を埋めるためにプレート電
極を厚くすることもできるが、余計なプレート電極の成
膜に余計な時間が必要となる。プレート電極が厚くなる
と、プレート電極中にクラックが入る等の問題も生じ
る。
極を厚くすることもできるが、余計なプレート電極の成
膜に余計な時間が必要となる。プレート電極が厚くなる
と、プレート電極中にクラックが入る等の問題も生じ
る。
【０１０２】従って、境界線５３を必要以上にメモリセ
ル領域ＭＣ外方に拡げるのは得策ではなく、拡がりを最
小限に押えることが望ましい。すると、メモリセル間に
酸化物の柱状体が残る。
ル領域ＭＣ外方に拡げるのは得策ではなく、拡がりを最
小限に押えることが望ましい。すると、メモリセル間に
酸化物の柱状体が残る。
【０１０３】図１０に示すような特徴的な形状のバリエ
ーションが存在する。
ーションが存在する。
【０１０４】図１０Ａに示すように、水平方向に隣接す
る蓄積電極間の距離が長ければ、各メモリセル間には菱
形状の領域は形成されない。代わりに複数の蓄積電極が
水平方向に整列して形成される２つの蓄積電極の列間
に、帯状の絶縁層領域５５が形成される。帯状の絶縁層
領域５５の外周部は、内側に凸の円弧状の外周部５３ａ
が垂直方向に整列した形状を有している。
る蓄積電極間の距離が長ければ、各メモリセル間には菱
形状の領域は形成されない。代わりに複数の蓄積電極が
水平方向に整列して形成される２つの蓄積電極の列間
に、帯状の絶縁層領域５５が形成される。帯状の絶縁層
領域５５の外周部は、内側に凸の円弧状の外周部５３ａ
が垂直方向に整列した形状を有している。
【０１０５】図１０Ｂに示すように、蓄積電極が垂直方
向に整列しておらず、斜め方向に整列している場合に
は、蓄積電極の列の間に斜め方向に延びる帯状の絶縁層
領域５７が形成される。斜め方向に延びる帯状の絶縁層
領域５７は、内側に凸の円弧状の外周部５３ａと直線状
の外周部５３ｃの一部とを１単位としてこの１単位が複
数、連続して繋がった外周形状を有している。
向に整列しておらず、斜め方向に整列している場合に
は、蓄積電極の列の間に斜め方向に延びる帯状の絶縁層
領域５７が形成される。斜め方向に延びる帯状の絶縁層
領域５７は、内側に凸の円弧状の外周部５３ａと直線状
の外周部５３ｃの一部とを１単位としてこの１単位が複
数、連続して繋がった外周形状を有している。
【０１０６】図１０Ｃに示すように垂直方向に隣接する
蓄積電極間の距離が長ければ、水平方向に複数の蓄積電
極が整列して形成される蓄積電極の行間に、帯状の絶縁
層領域６０が形成される。帯状の絶縁層領域６０の外周
部は、直線状の外周部５３ｃと外側に凸の円弧状外周部
５３ａの一部とを１単位としてこの１単位が複数、連続
して繋がった形状を有している。
蓄積電極間の距離が長ければ、水平方向に複数の蓄積電
極が整列して形成される蓄積電極の行間に、帯状の絶縁
層領域６０が形成される。帯状の絶縁層領域６０の外周
部は、直線状の外周部５３ｃと外側に凸の円弧状外周部
５３ａの一部とを１単位としてこの１単位が複数、連続
して繋がった形状を有している。
【０１０７】図１０Ｄに示すように、水平方向及び垂直
方向に隣接する蓄積電極間の距離が長ければ、１つの蓄
積電極ごとに分離された被エッチング領域が形成され
る。すなわち、絶縁層内にレーストラック状断面を有す
る開口が形成され、この開口内に絶縁層から一定距離離
れて平面視レーストラック状の形状を有する蓄積電極が
配置される。
方向に隣接する蓄積電極間の距離が長ければ、１つの蓄
積電極ごとに分離された被エッチング領域が形成され
る。すなわち、絶縁層内にレーストラック状断面を有す
る開口が形成され、この開口内に絶縁層から一定距離離
れて平面視レーストラック状の形状を有する蓄積電極が
配置される。
【０１０８】以上に説明したように、メモリセル中の蓄
積電極の配置を変えると、絶縁層のエッチングを行った
後に残される絶縁層の形状は変化する。従って、その形
状をある１つの形状として特定することは困難である
が、絶縁層がエッチングされた部分（被エッチング部）
の外周形状は、蓄積電極の外周形状を反映していること
は確かである。蓄積電極の外周からのエッチングは基板
面と水平な方向に等方的に進むと考えられ、従って、蓄
積電極の外周から絶縁層の外周を画定する境界線までの
距離は、ほぼ等しくなる。本明細書において、「蓄積電
極の外周形状を反映する」との表現は、上記のような状
態を意味している。
積電極の配置を変えると、絶縁層のエッチングを行った
後に残される絶縁層の形状は変化する。従って、その形
状をある１つの形状として特定することは困難である
が、絶縁層がエッチングされた部分（被エッチング部）
の外周形状は、蓄積電極の外周形状を反映していること
は確かである。蓄積電極の外周からのエッチングは基板
面と水平な方向に等方的に進むと考えられ、従って、蓄
積電極の外周から絶縁層の外周を画定する境界線までの
距離は、ほぼ等しくなる。本明細書において、「蓄積電
極の外周形状を反映する」との表現は、上記のような状
態を意味している。
【０１０９】但し、例えば図１０Ａから図１０Ｄに示す
ように、基板面と水平な方向に向けてエッチングされる
距離が、隣接する蓄積電極間の距離よりも長い部分にお
いては、実際には絶縁膜がエッチング処理の途中で完全
に除去されてしまう。この場合にも、一部の絶縁層が残
り、その残った絶縁層の形状が蓄積電極の外周部の形状
を反映していれば、外周部の形状を反映すると表現する
ことができる。本明細書における「外周形状を反映す
る」との表現は、上記の状態をも含むものである。
ように、基板面と水平な方向に向けてエッチングされる
距離が、隣接する蓄積電極間の距離よりも長い部分にお
いては、実際には絶縁膜がエッチング処理の途中で完全
に除去されてしまう。この場合にも、一部の絶縁層が残
り、その残った絶縁層の形状が蓄積電極の外周部の形状
を反映していれば、外周部の形状を反映すると表現する
ことができる。本明細書における「外周形状を反映す
る」との表現は、上記の状態をも含むものである。
【０１１０】次に、本発明の第１の実施の形態による半
導体装置及びその製造方法の変形例について図面を参照
しつつ説明する。
導体装置及びその製造方法の変形例について図面を参照
しつつ説明する。
【０１１１】図１１Ａ、Ｂ及び図１２Ｃ、Ｄは、第１の
実施の形態における図７Ｃに対応する図である。
実施の形態における図７Ｃに対応する図である。
【０１１２】図１１Ａに示す構造では、蓄積電極２３と
内側保護膜２４との表面が、絶縁層２１の表面とほぼ面
一になっている。蓄積電極２３および内側保護膜２４の
表面が窪んでいない。
内側保護膜２４との表面が、絶縁層２１の表面とほぼ面
一になっている。蓄積電極２３および内側保護膜２４の
表面が窪んでいない。
【０１１３】この構造では、プレート電極用の導電層３
５ａを堆積した後に、周辺回路領域ＰＣの絶縁層２１表
面をストッパとしてＣＭＰ法を用いて導電層３５ａの表
面を平坦化すると、蓄積電極上のセルプレート電極が除
去されるため、セルプレート電極の抵抗が高くなってし
まう。前述のように、蓄積電極２３の上面が、絶縁層２
１の上面とほぼ面一になっているからである。
５ａを堆積した後に、周辺回路領域ＰＣの絶縁層２１表
面をストッパとしてＣＭＰ法を用いて導電層３５ａの表
面を平坦化すると、蓄積電極上のセルプレート電極が除
去されるため、セルプレート電極の抵抗が高くなってし
まう。前述のように、蓄積電極２３の上面が、絶縁層２
１の上面とほぼ面一になっているからである。
【０１１４】従って、プレート電極を形成する際には、
導電層３５ａ上にフォトレジスト等により加工用のマス
クを形成する必要がある。
導電層３５ａ上にフォトレジスト等により加工用のマス
クを形成する必要がある。
【０１１５】上記の構造においても、蓄積電極を形成す
る際にはマスクが不要である。従って、製造工程が簡略
化される。
る際にはマスクが不要である。従って、製造工程が簡略
化される。
【０１１６】図１１Ｂに示す構造では、蓄積電極内に内
側保護膜が形成される開口部が存在しない。蓄積電極用
の導電膜を厚めに堆積することにより、中実の蓄積電極
が形成される。いわゆる台座（Ｐｅｄｅｓｔａｌ）構造
の蓄積電極である。
側保護膜が形成される開口部が存在しない。蓄積電極用
の導電膜を厚めに堆積することにより、中実の蓄積電極
が形成される。いわゆる台座（Ｐｅｄｅｓｔａｌ）構造
の蓄積電極である。
【０１１７】この構造においても、蓄積電極間の絶縁層
２１をエッチングする際に周辺回路領域ＰＣ上の絶縁層
２１を覆うマスクは不要である。蓄積電極２３の表面
は、絶縁層２１の表面に対して窪んでいる。従って、プ
レート電極形成工程においても、ＣＭＰ法等を用いるこ
とができ、マスク形成工程が不要となる。
２１をエッチングする際に周辺回路領域ＰＣ上の絶縁層
２１を覆うマスクは不要である。蓄積電極２３の表面
は、絶縁層２１の表面に対して窪んでいる。従って、プ
レート電極形成工程においても、ＣＭＰ法等を用いるこ
とができ、マスク形成工程が不要となる。
【０１１８】図１２Ｃに示す構造は、絶縁層２１のエッ
チング時において、絶縁層２１上にアモルファスシリコ
ン膜２２を残している。このアモルファスシリコン膜２
２は、開口２１を形成するための反応性イオンエッチン
グを行う際における、いわゆるハードマスクとして働
く。アモルファスシリコン膜２を残しておくことによ
り、絶縁膜２１が上面から目減りするのを緩和する機能
もある。
チング時において、絶縁層２１上にアモルファスシリコ
ン膜２２を残している。このアモルファスシリコン膜２
２は、開口２１を形成するための反応性イオンエッチン
グを行う際における、いわゆるハードマスクとして働
く。アモルファスシリコン膜２を残しておくことによ
り、絶縁膜２１が上面から目減りするのを緩和する機能
もある。
【０１１９】尚、蓄積電極２３を窪ませる際には、アモ
ルファスシリコン膜２２と絶縁膜との界面の高さよりも
深くまで窪ませる必要がある。絶縁層２１の側面を露出
させ、絶縁層２１の除去のためのウェットエッチング時
に絶縁層２１と蓄積電極２３の界面に早くエッチング液
がしみ込むようにするためである。
ルファスシリコン膜２２と絶縁膜との界面の高さよりも
深くまで窪ませる必要がある。絶縁層２１の側面を露出
させ、絶縁層２１の除去のためのウェットエッチング時
に絶縁層２１と蓄積電極２３の界面に早くエッチング液
がしみ込むようにするためである。
【０１２０】上記のアモルファスシリコン膜２２は最終
的には除去する。アモルファスシリコン膜２２に代え
て、Ａｌ2Ｏ3やＳｉ3Ｎ4などの絶縁材料を残すこともで
きる。
的には除去する。アモルファスシリコン膜２２に代え
て、Ａｌ2Ｏ3やＳｉ3Ｎ4などの絶縁材料を残すこともで
きる。
【０１２１】絶縁層２１をフッ酸系のエッチング液でエ
ッチングした際にアモルファスシリコン膜２２はエッチ
ングされずに残る。アモルファスシリコン膜２２は、通
常薄く形成するため、強度的にはもろい。アモルファス
シリコン膜２２の強度を保つため、上述の菱形状に残る
絶縁層をその支柱として機能させることもできる。
ッチングした際にアモルファスシリコン膜２２はエッチ
ングされずに残る。アモルファスシリコン膜２２は、通
常薄く形成するため、強度的にはもろい。アモルファス
シリコン膜２２の強度を保つため、上述の菱形状に残る
絶縁層をその支柱として機能させることもできる。
【０１２２】図１２Ｄに示す構造は、プラグの形成工程
を省略した構造である。蓄積電極用の開口と、その下の
接続用の開口とが一体に形成され、蓄積電極用導電材料
により蓄積電極部分とプラグに相当する部分とが一体に
なって形成される。
を省略した構造である。蓄積電極用の開口と、その下の
接続用の開口とが一体に形成され、蓄積電極用導電材料
により蓄積電極部分とプラグに相当する部分とが一体に
なって形成される。
【０１２３】次に本発明の第２の実施の形態による半導
体装置の製造方法について説明する。
体装置の製造方法について説明する。
【０１２４】第２の実施の形態による半導体装置の製造
方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッ
チング速度を速くするための第２の手段、すなわち、以
下の方法を採用している。
方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッ
チング速度を速くするための第２の手段、すなわち、以
下の方法を採用している。
【０１２５】蓄積電極として例えばＲｕやＲｕＯ2の
他、Ｐｔ、Ｗ、ＷＮ、ＴｉＮ、ＳＲＯ、Ｉｒ、ＩｒＯｘ
絶縁層の開口内に形成した後、３５０℃から８００℃の
間の温度で熱処理を行う。
他、Ｐｔ、Ｗ、ＷＮ、ＴｉＮ、ＳＲＯ、Ｉｒ、ＩｒＯｘ
絶縁層の開口内に形成した後、３５０℃から８００℃の
間の温度で熱処理を行う。
【０１２６】蓄積電極を構成する材料又はその一部であ
るＲｕが蓄積電極と絶縁層との界面付近の絶縁層中に拡
散する。Ｒｕが絶縁層中に拡散すると、フッ酸系のエッ
チング液でエッチングした際の絶縁層のエッチング速度
が増す。蓄積電極と絶縁層との界面付近の絶縁層が速や
かにエッチングされる。この現象を利用することによ
り、周辺回路領域上の絶縁層に対して、蓄積電極間に存
在する絶縁層をほぼ選択的に除去することができる。そ
の他の工程については、第１の実施の形態による半導体
装置の製造方法と同様の方法が用いられる。
るＲｕが蓄積電極と絶縁層との界面付近の絶縁層中に拡
散する。Ｒｕが絶縁層中に拡散すると、フッ酸系のエッ
チング液でエッチングした際の絶縁層のエッチング速度
が増す。蓄積電極と絶縁層との界面付近の絶縁層が速や
かにエッチングされる。この現象を利用することによ
り、周辺回路領域上の絶縁層に対して、蓄積電極間に存
在する絶縁層をほぼ選択的に除去することができる。そ
の他の工程については、第１の実施の形態による半導体
装置の製造方法と同様の方法が用いられる。
【０１２７】尚、蓄積電極用の導電材料として不純物が
ドーピングされた多結晶シリコンを用いることもでき
る。その場合には、熱処理を行うことによって多結晶シ
リコン内の不純物、例えば燐やヒ素、ボロン等が絶縁層
中に拡散する。不純物が拡散すると、絶縁層のエッチン
グ速度は増す。蓄積電極と絶縁層との界面の密着性が良
くない場合と同様に、周辺回路領域上の絶縁層に対して
蓄積電極間に存在する絶縁層をほぼ選択的に除去するこ
とができる。
ドーピングされた多結晶シリコンを用いることもでき
る。その場合には、熱処理を行うことによって多結晶シ
リコン内の不純物、例えば燐やヒ素、ボロン等が絶縁層
中に拡散する。不純物が拡散すると、絶縁層のエッチン
グ速度は増す。蓄積電極と絶縁層との界面の密着性が良
くない場合と同様に、周辺回路領域上の絶縁層に対して
蓄積電極間に存在する絶縁層をほぼ選択的に除去するこ
とができる。
【０１２８】次に、本発明の第３の実施の形態による半
導体装置の製造方法について説明する。
導体装置の製造方法について説明する。
【０１２９】第３の実施の形態による半導体装置の製造
方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッ
チング速度を速くするため、前述の第３の手段を採用し
ている。
方法は、絶縁層と蓄積電極との界面近傍の絶縁層のエッ
チング速度を速くするため、前述の第３の手段を採用し
ている。
【０１３０】すなわち、絶縁層上に蓄積電極を形成する
材料を堆積する前に、ウェットエッチングによるエッチ
ング速度の速い分離膜を薄く形成しておく。絶縁層の表
面に堆積した蓄積電極材料をＣＭＰ法などにより取り除
く際に、分離膜の端面が露出する。蓄積電極形成後、分
離膜を選択的に又は非常に速くエッチングするエッチン
グ方法を用いることにより、分離膜を除去する。分離膜
が除去された蓄積電極と絶縁層との界面にスリットが形
成される。続いて絶縁層のエッチングが行われる。絶縁
層をエッチングするためのエッチング液がスリット内に
しみ込み、絶縁層がエッチングされる。分離膜のエッチ
ングと絶縁層のエッチングとは、同じエッチングでも別
のエッチングでも良い。
材料を堆積する前に、ウェットエッチングによるエッチ
ング速度の速い分離膜を薄く形成しておく。絶縁層の表
面に堆積した蓄積電極材料をＣＭＰ法などにより取り除
く際に、分離膜の端面が露出する。蓄積電極形成後、分
離膜を選択的に又は非常に速くエッチングするエッチン
グ方法を用いることにより、分離膜を除去する。分離膜
が除去された蓄積電極と絶縁層との界面にスリットが形
成される。続いて絶縁層のエッチングが行われる。絶縁
層をエッチングするためのエッチング液がスリット内に
しみ込み、絶縁層がエッチングされる。分離膜のエッチ
ングと絶縁層のエッチングとは、同じエッチングでも別
のエッチングでも良い。
【０１３１】以下に具体的な工程について図１３から図
１５までを参照して説明する。
１５までを参照して説明する。
【０１３２】図１３Ａに示すように、絶縁層２１に開口
ＡＰ２を形成する際に、厚い絶縁膜２１の下部に形成さ
れている窒化膜２０をエッチングストッパーとして用い
る。窒化膜２０の表面でエッチングを停止させる。窒化
膜２０内に開口を形成しない。
ＡＰ２を形成する際に、厚い絶縁膜２１の下部に形成さ
れている窒化膜２０をエッチングストッパーとして用い
る。窒化膜２０の表面でエッチングを停止させる。窒化
膜２０内に開口を形成しない。
【０１３３】尚、窒化膜に開口を形成しても良いが、こ
の段階では開口を形成しない方が、後に蓄積電極の転倒
を防止できるので有利である。
の段階では開口を形成しない方が、後に蓄積電極の転倒
を防止できるので有利である。
【０１３４】次に、所定のエッチング液でエッチングし
た場合に、絶縁層２１と比較してそのエッチングレート
の速い材料により形成される分離膜６１を、開口ＡＰ２
の内壁を含む基板表面上にＣＶＤ法或いはスパッタ法を
用いて堆積する。分離膜６１として、例えばＴｉを用い
る。Ｔｉからなる分離膜６１は、開口ＡＰ２の内壁にお
ける膜厚が、例えば５ｎｍ程度となるように成膜する。
た場合に、絶縁層２１と比較してそのエッチングレート
の速い材料により形成される分離膜６１を、開口ＡＰ２
の内壁を含む基板表面上にＣＶＤ法或いはスパッタ法を
用いて堆積する。分離膜６１として、例えばＴｉを用い
る。Ｔｉからなる分離膜６１は、開口ＡＰ２の内壁にお
ける膜厚が、例えば５ｎｍ程度となるように成膜する。
【０１３５】尚、分離膜６１用材料としては、蓄積電極
と反応せず、異方性エッチングが容易でＨＦ以外のエッ
チング液で容易にエッチングできる材料が望ましい。
と反応せず、異方性エッチングが容易でＨＦ以外のエッ
チング液で容易にエッチングできる材料が望ましい。
【０１３６】図１３Ｂに示すように、異方性エッチング
を用いて、Ｔｉからなる分離膜６１をエッチングする。
を用いて、Ｔｉからなる分離膜６１をエッチングする。
【０１３７】異方性エッチングの条件としては以下の条
件を用いることができる。
件を用いることができる。
【０１３８】例えば。多結晶シリコンに対してはＣＦ4
とＯ2との混合ガスが用いられる。Ｗに対しては、ＳＦ6
が用いられる。Ａｌ、ＴｉＮ、Ｔｉ、Ａｌ2Ｏ3に対して
は、ＳｉＣｌ4が用いられる。Ｃや有機膜に対してはＯ2
が用いられる。Ｓｉ３Ｎ４に対しては、ＣＦ4とＯ2との
混合ガスが用いられる。
とＯ2との混合ガスが用いられる。Ｗに対しては、ＳＦ6
が用いられる。Ａｌ、ＴｉＮ、Ｔｉ、Ａｌ2Ｏ3に対して
は、ＳｉＣｌ4が用いられる。Ｃや有機膜に対してはＯ2
が用いられる。Ｓｉ３Ｎ４に対しては、ＣＦ4とＯ2との
混合ガスが用いられる。
【０１３９】尚、Ｃや有機膜としては、特別に準備した
ものを用いなくても、開口ＡＰ２を異方性エッチングに
より形成した際に、開口内壁に堆積される被膜（内壁を
保護し垂直エッチングを可能にする）を除去せずにその
まま用いても良い。また膜と表現できないようなもの、
例えば薬品により処理した場合に付着した付着物でも良
い。
ものを用いなくても、開口ＡＰ２を異方性エッチングに
より形成した際に、開口内壁に堆積される被膜（内壁を
保護し垂直エッチングを可能にする）を除去せずにその
まま用いても良い。また膜と表現できないようなもの、
例えば薬品により処理した場合に付着した付着物でも良
い。
【０１４０】異方性エッチングを行うことにより、Ｔｉ
分離膜６１のうち、開口ＡＰ２の内壁に堆積された分離
膜６１のみが残る。
分離膜６１のうち、開口ＡＰ２の内壁に堆積された分離
膜６１のみが残る。
【０１４１】更に、開口ＡＰ２底部に残る窒化膜２０を
エッチングにより除去する。コンタクトプラグ（セルト
ランジスタのソース又はドレインに接続される）１７表
面に達する開口を形成する。
エッチングにより除去する。コンタクトプラグ（セルト
ランジスタのソース又はドレインに接続される）１７表
面に達する開口を形成する。
【０１４２】図１４Ｃに示すように、蓄積電極用の導電
材料２３ａを形成する。導電材料２３ａとしては、例え
ば、Ｒｕが用いられる。Ｒｕを、例えばＣＶＤ法を用い
て２０ｎｍ程度堆積する。
材料２３ａを形成する。導電材料２３ａとしては、例え
ば、Ｒｕが用いられる。Ｒｕを、例えばＣＶＤ法を用い
て２０ｎｍ程度堆積する。
【０１４３】開口部ＡＰ２内に形成される窪みを、例え
ばレジスト又はＳＯＧ等（２４）で埋める。図１４Ｄに
示すように、導電材料２３ａであるＲｕをエッチング
し、酸化膜２１の表面を露出させる。
ばレジスト又はＳＯＧ等（２４）で埋める。図１４Ｄに
示すように、導電材料２３ａであるＲｕをエッチング
し、酸化膜２１の表面を露出させる。
【０１４４】次に、ボイルド塩酸やボイルド硫酸、硫酸
に過酸化水素を混合した液などのエッチング液を用いて
基板全面をエッチングする。分離膜２１の材料に応じて
次のウェットエッチングを用いることもできる。
に過酸化水素を混合した液などのエッチング液を用いて
基板全面をエッチングする。分離膜２１の材料に応じて
次のウェットエッチングを用いることもできる。
【０１４５】例えば、Ｗに対してボイルド硫酸が、多結
晶シリコンに対しては希釈したＨＦとＨＮＯ3との混合
液が、ＴｉＮに対しては過酸化水素と硫酸との混合液
が、Ａｌに対してはＨＣｌが、Ａｌ2Ｏ3に対しては、ボ
イルド硫酸が用いられる。
晶シリコンに対しては希釈したＨＦとＨＮＯ3との混合
液が、ＴｉＮに対しては過酸化水素と硫酸との混合液
が、Ａｌに対してはＨＣｌが、Ａｌ2Ｏ3に対しては、ボ
イルド硫酸が用いられる。
【０１４６】図１５Ｅに示すように、開口内壁に形成さ
れている導電材料２３ａ（例えば、Ｔｉ）がエッチング
され、基板表面から下部の窒化膜２０に至る空洞（スリ
ット）６３が、蓄積電極２４と隣接する絶縁膜２１との
界面に形成される。
れている導電材料２３ａ（例えば、Ｔｉ）がエッチング
され、基板表面から下部の窒化膜２０に至る空洞（スリ
ット）６３が、蓄積電極２４と隣接する絶縁膜２１との
界面に形成される。
【０１４７】図１５Ｆに示すように、フッ酸系エッチャ
ントのエッチング処理を行う。フッ酸系のエッチング液
は、スリット６３内に浸透し深部に至る。絶縁層２１の
等方的なエッチングが行われる。蓄積電極２３間の絶縁
層２１が除去される。上記第１又は第２の実施の形態に
よる製造方法と同様に、周辺回路領域上の絶縁層を保護
するマスクを必要としない。
ントのエッチング処理を行う。フッ酸系のエッチング液
は、スリット６３内に浸透し深部に至る。絶縁層２１の
等方的なエッチングが行われる。蓄積電極２３間の絶縁
層２１が除去される。上記第１又は第２の実施の形態に
よる製造方法と同様に、周辺回路領域上の絶縁層を保護
するマスクを必要としない。
【０１４８】尚、分離膜除去工程において用いられるエ
ッチング液としては、フッ酸を含まないエッチング液を
用いるのが好ましい。フッ酸系のエッチング液を用いる
と、周辺の絶縁膜２１もエッチングされてしまうからで
ある。
ッチング液としては、フッ酸を含まないエッチング液を
用いるのが好ましい。フッ酸系のエッチング液を用いる
と、周辺の絶縁膜２１もエッチングされてしまうからで
ある。
【０１４９】尚、同じＨＦを用いた場合でも、ＨＦに対
するエッチング速度が、分離膜６１のエッチング速度が
絶縁膜２１のエッチング速度に対して十分に速ければ十
分使用可能である。
するエッチング速度が、分離膜６１のエッチング速度が
絶縁膜２１のエッチング速度に対して十分に速ければ十
分使用可能である。
【０１５０】スリット６３は、窒化膜２０と蓄積電極２
３との界面には形成されない。水平方向に隣接する蓄積
電極２３間に窒化膜２０からなるスペーサが介在してい
るため、蓄積電極２３の転倒の可能性が低減する。
３との界面には形成されない。水平方向に隣接する蓄積
電極２３間に窒化膜２０からなるスペーサが介在してい
るため、蓄積電極２３の転倒の可能性が低減する。
【０１５１】尚、窒化膜２０を貫通する開口を形成した
後にＴｉの分離膜６１を形成すると、Ｔｉの分離膜６１
が窒化膜２０の側壁にも形成される。窒化膜２０の側壁
と蓄積電極２３の外側壁との間にもスリットが形成され
るため、蓄積電極が倒れ易くなる。
後にＴｉの分離膜６１を形成すると、Ｔｉの分離膜６１
が窒化膜２０の側壁にも形成される。窒化膜２０の側壁
と蓄積電極２３の外側壁との間にもスリットが形成され
るため、蓄積電極が倒れ易くなる。
【０１５２】上記の半導体装置の製造方法によれば、Ｃ
ＶＤ法により形成されたＲｕの成膜条件を、上記第１の
実施の形態による半導体装置の製造方法とは変えること
が好ましい。
ＶＤ法により形成されたＲｕの成膜条件を、上記第１の
実施の形態による半導体装置の製造方法とは変えること
が好ましい。
【０１５３】上記第１の実施の形態によるＤＲＡＭの製
造方法においては、Ｒｕと酸化膜との界面の密着性を適
度に制御して（密着性をある程度弱めて）、フッ酸系の
エッチング液でエッチングを行った場合に、エッチング
液が速やかに界面にしみ込むようにするのが好ましい。
造方法においては、Ｒｕと酸化膜との界面の密着性を適
度に制御して（密着性をある程度弱めて）、フッ酸系の
エッチング液でエッチングを行った場合に、エッチング
液が速やかに界面にしみ込むようにするのが好ましい。
【０１５４】これに対して本実施の形態による半導体装
置の製造方法によれば、Ｒｕと絶縁層との界面の密着性
を強めて、フッ酸系のエッチング液でエッチングを行っ
た場合でも、そのエッチング液がＲｕと絶縁膜との界面
にしみ込みにくいようにするのが好ましい。そのための
手段として、例えば、Ｒｕ成膜工程のうち初期の段階に
おいて、雰囲気中に酸素をわずかに添加してＲｕＯを薄
く成膜する。次いで酸素の供給を停止してＲｕを形成す
る方法がある。
置の製造方法によれば、Ｒｕと絶縁層との界面の密着性
を強めて、フッ酸系のエッチング液でエッチングを行っ
た場合でも、そのエッチング液がＲｕと絶縁膜との界面
にしみ込みにくいようにするのが好ましい。そのための
手段として、例えば、Ｒｕ成膜工程のうち初期の段階に
おいて、雰囲気中に酸素をわずかに添加してＲｕＯを薄
く成膜する。次いで酸素の供給を停止してＲｕを形成す
る方法がある。
【０１５５】上記の方法を用いると、絶縁層（シリコン
酸化膜等）とＲｕＯ膜との密着性は良好であるため、フ
ッ酸系のエッチング液でエッチングを行った場合でも、
エッチング液が界面にしみ込みにくい。
酸化膜等）とＲｕＯ膜との密着性は良好であるため、フ
ッ酸系のエッチング液でエッチングを行った場合でも、
エッチング液が界面にしみ込みにくい。
【０１５６】次に、本発明の第４の実施の形態による半
導体装置及びその製造方法について図面を参照して説明
する。
導体装置及びその製造方法について図面を参照して説明
する。
【０１５７】本実施の形態による半導体装置の製造方法
も、蓄積電極と隣接する絶縁膜との界面のエッチングレ
ートが速い現象を利用したものである。
も、蓄積電極と隣接する絶縁膜との界面のエッチングレ
ートが速い現象を利用したものである。
【０１５８】ところで、上記の現象は、蓄積電極２３の
下部に形成され、エッチングによる除去は行わない絶縁
膜（１６： 主に酸化膜）の表面において停止されるの
が好ましい。絶縁膜１６の表面でエッチングが停止しな
いと、蓄積電極２３をその下部において支える絶縁膜１
６がエッチングにより除去されて、蓄積電極２３の支持
機構が失われ、デバイスの構造が破壊される恐れがあ
る。蓄積電極２３の絶縁性が失われる等、正常なデバイ
ス特性を維持できなくなる可能性がある。
下部に形成され、エッチングによる除去は行わない絶縁
膜（１６： 主に酸化膜）の表面において停止されるの
が好ましい。絶縁膜１６の表面でエッチングが停止しな
いと、蓄積電極２３をその下部において支える絶縁膜１
６がエッチングにより除去されて、蓄積電極２３の支持
機構が失われ、デバイスの構造が破壊される恐れがあ
る。蓄積電極２３の絶縁性が失われる等、正常なデバイ
ス特性を維持できなくなる可能性がある。
【０１５９】本実施の形態による半導体装置の製造方法
は、上記の点を考慮し、次に説明するような構造及びプ
ロセスを採る。
は、上記の点を考慮し、次に説明するような構造及びプ
ロセスを採る。
【０１６０】図１６に示すように、蓄積電極２３の下部
に、蓄積電極２３との密着性が良く、蓄積電極と隣接す
る絶縁層との間の界面をエッチングする場合にエッチン
グ速度が非常に遅い材料により形成された絶縁性の密着
層２０を形成する。密着層２０は、例えばシリコン窒化
膜により形成される。この密着層２０は、蓄積電極２３
と隣接する絶縁層２１との間の界面をエッチングする際
に、下部構造まではエッチングされないようにするエッ
チングストッパ層の機能を兼ねる。
に、蓄積電極２３との密着性が良く、蓄積電極と隣接す
る絶縁層との間の界面をエッチングする場合にエッチン
グ速度が非常に遅い材料により形成された絶縁性の密着
層２０を形成する。密着層２０は、例えばシリコン窒化
膜により形成される。この密着層２０は、蓄積電極２３
と隣接する絶縁層２１との間の界面をエッチングする際
に、下部構造まではエッチングされないようにするエッ
チングストッパ層の機能を兼ねる。
【０１６１】蓄積電極形成用の開口部ＡＰ２内におい
て、上記の密着層２０内を貫通する開口が形成される。
その後に、蓄積電極用の導電性材料を堆積する。
て、上記の密着層２０内を貫通する開口が形成される。
その後に、蓄積電極用の導電性材料を堆積する。
【０１６２】蓄積電極２３の外側壁と密着層２０の内側
壁とが接触している。この密着層２０と蓄積電極２３と
の界面では、フッ酸系のエッチング液によるエッチング
の際におけるエッチングレートが速くなる現象は起きな
い。フッ酸系のエッチング液によるエッチングの際に形
成されるスリットは、蓄積電極２３の外側壁と密着層２
０の内側壁とが接触している部分には形成されない。
壁とが接触している。この密着層２０と蓄積電極２３と
の界面では、フッ酸系のエッチング液によるエッチング
の際におけるエッチングレートが速くなる現象は起きな
い。フッ酸系のエッチング液によるエッチングの際に形
成されるスリットは、蓄積電極２３の外側壁と密着層２
０の内側壁とが接触している部分には形成されない。
【０１６３】尚、スリットの形成を停止する機能が、密
着層２０を形成するだけでは不十分な場合には、エッチ
ングストッパー層を兼ねる密着層の厚さを厚くすれば良
い。
着層２０を形成するだけでは不十分な場合には、エッチ
ングストッパー層を兼ねる密着層の厚さを厚くすれば良
い。
【０１６４】密着層２０の厚さとしては、蓄積電極２３
の高さの半分程度にまで厚くすることが可能である（破
線ＤＬ参照）。密着層２０の厚さを厚くすると、その厚
さに相当する部分の蓄積電極外壁の面積分、蓄積電極２
３に蓄積される電気容量の値は小さくなる。但し、この
場合でも、内壁はほぼ全部の面積分を容量として使用す
ることができる。
の高さの半分程度にまで厚くすることが可能である（破
線ＤＬ参照）。密着層２０の厚さを厚くすると、その厚
さに相当する部分の蓄積電極外壁の面積分、蓄積電極２
３に蓄積される電気容量の値は小さくなる。但し、この
場合でも、内壁はほぼ全部の面積分を容量として使用す
ることができる。
【０１６５】このような構造を作成した後は、上述の方
法と同様の方法により蓄積電極２３を形成し、隣接する
蓄積電極間の絶縁層２１を除去する。密着層兼エッチン
グストッパ層２０の厚さが十分に厚いので、蓄積電極２
３の外側壁にスリットを形成するためのエッチング工程
を行っても、スリットの形成は密着層の厚さ方向の途中
において停止し、蓄積電極下部にまで到達するスリット
が形成される可能性が少ない。
法と同様の方法により蓄積電極２３を形成し、隣接する
蓄積電極間の絶縁層２１を除去する。密着層兼エッチン
グストッパ層２０の厚さが十分に厚いので、蓄積電極２
３の外側壁にスリットを形成するためのエッチング工程
を行っても、スリットの形成は密着層の厚さ方向の途中
において停止し、蓄積電極下部にまで到達するスリット
が形成される可能性が少ない。
【０１６６】尚、密着層２０を複合膜としても良い。た
とえば、窒化膜／酸化膜、窒化膜／酸化膜／窒化膜の２
層、３層構造としても良い。複合膜であっても、表面側
の層の少なくとも一層が蓄積電極２３との密着性が良
く、耐ＨＦ性があり、界面でのＨＦのしみ込みを防止で
きるものであれば、全体として上記の構造と同じよう
に、密着層としての機能を持たせたり、エッチングスト
ッパ膜と兼用させたりすることができる。
とえば、窒化膜／酸化膜、窒化膜／酸化膜／窒化膜の２
層、３層構造としても良い。複合膜であっても、表面側
の層の少なくとも一層が蓄積電極２３との密着性が良
く、耐ＨＦ性があり、界面でのＨＦのしみ込みを防止で
きるものであれば、全体として上記の構造と同じよう
に、密着層としての機能を持たせたり、エッチングスト
ッパ膜と兼用させたりすることができる。
【０１６７】次に本発明の第４の実施の形態による半導
体装置及びその製造方法の変形例について説明する。
体装置及びその製造方法の変形例について説明する。
【０１６８】本変形例においては、密着層２０の窒化膜
の代わりに、タンタルの酸化膜（例えば、Ｔａ2Ｏ5やＴ
ａ2Ｏ6を含む）、ＢＳＴ（Ｂａｒｉｕｍ Ｓｔｒｏｎｔ
ｉｕｍ Ｔａｎｔａｌａｔｅ）又はＳＴ（Ｓｔｒｏｎｔ
ｉｕｍ Ｔａｎｔａｌａｔｅ）、アルミナ（Ａｌ2Ｏ3）
等の材料により形成された絶縁膜が密着膜として用いら
れる。３層構造における窒化膜１層を上記の膜に置換す
ることができる。
の代わりに、タンタルの酸化膜（例えば、Ｔａ2Ｏ5やＴ
ａ2Ｏ6を含む）、ＢＳＴ（Ｂａｒｉｕｍ Ｓｔｒｏｎｔ
ｉｕｍ Ｔａｎｔａｌａｔｅ）又はＳＴ（Ｓｔｒｏｎｔ
ｉｕｍ Ｔａｎｔａｌａｔｅ）、アルミナ（Ａｌ2Ｏ3）
等の材料により形成された絶縁膜が密着膜として用いら
れる。３層構造における窒化膜１層を上記の膜に置換す
ることができる。
【０１６９】これらの材料は、フッ酸系のエッチング液
によってはほとんどエッチングされない。加えて、蓄積
電極を形成する材料、例えばＲｕとの密着性が良好であ
る。
によってはほとんどエッチングされない。加えて、蓄積
電極を形成する材料、例えばＲｕとの密着性が良好であ
る。
【０１７０】従って、蓄積電極の外側壁にスリットを形
成するためのフッ酸系のエッチング液を用いたエッチン
グ工程を行っても、スリットの形成は密着層の厚さ方向
の途中において停止し、蓄積電極下部にまで到達するス
リットが形成される可能性が少ない。
成するためのフッ酸系のエッチング液を用いたエッチン
グ工程を行っても、スリットの形成は密着層の厚さ方向
の途中において停止し、蓄積電極下部にまで到達するス
リットが形成される可能性が少ない。
【０１７１】次に本発明の第５の実施の形態による半導
体装置及びその製造方法について説明する。
体装置及びその製造方法について説明する。
【０１７２】図１７は、第５の実施の形態による半導体
装置及びその製造方法について説明するための断面図で
ある。
装置及びその製造方法について説明するための断面図で
ある。
【０１７３】図１７に示す構造において、蓄積電極２３
の下部に形成されているプラグ１７の周辺を覆う材料１
６のうちの表層１６ｂは、フッ酸系のエッチングに対し
て耐エッチング性があり、プラグ１７用の材料との密着
性が良好な材料である。材料１６として、例えば、窒化
膜或いは窒化膜／酸化膜／窒化膜の３層構造からなる積
層構造を有する絶縁層を用いることができる。
の下部に形成されているプラグ１７の周辺を覆う材料１
６のうちの表層１６ｂは、フッ酸系のエッチングに対し
て耐エッチング性があり、プラグ１７用の材料との密着
性が良好な材料である。材料１６として、例えば、窒化
膜或いは窒化膜／酸化膜／窒化膜の３層構造からなる積
層構造を有する絶縁層を用いることができる。
【０１７４】図１８および図１９に、上記の図１７に示
す構造を形成するための工程を示す。
す構造を形成するための工程を示す。
【０１７５】第１の層間絶縁膜の表層１６ａ上にシリコ
ン酸化膜１６ｃを形成する。シリコン酸化膜１６ｃ内に
第１の層間絶縁膜１１までは到達しない溝を形成すると
ともに、下部構造へのコンタクト用開口を形成する。溝
内に例えばＷ配線を埋め込む。その後、絶縁層１６ａ例
えば窒化シリコン膜を用い、Ｗ配線上を覆う。可能であ
れば、基板表面を平坦化する。平坦化工程は任意の工程
である。
ン酸化膜１６ｃを形成する。シリコン酸化膜１６ｃ内に
第１の層間絶縁膜１１までは到達しない溝を形成すると
ともに、下部構造へのコンタクト用開口を形成する。溝
内に例えばＷ配線を埋め込む。その後、絶縁層１６ａ例
えば窒化シリコン膜を用い、Ｗ配線上を覆う。可能であ
れば、基板表面を平坦化する。平坦化工程は任意の工程
である。
【０１７６】次いで、ＣＶＤ法を用いて窒化膜１６ｂを
形成する。厚さは、例えば５０ｎｍ〜２００ｎｍであ
る。
形成する。厚さは、例えば５０ｎｍ〜２００ｎｍであ
る。
【０１７７】図１８Ｂに示すように、フォトレジストパ
ターンをマスクとして、窒化膜１６ｂ、窒化膜１６ａ、
酸化膜１６ｃを貫通する開口ＡＰ３を形成する。開口Ａ
Ｐ３は、メモリセルトランジスタのソース／ドレインに
至る。開口ＡＰ３を形成するためには、ＤＲＡＭの製造
工程において通常用いられているＳＡＣプロセスを用い
ても良い。要するに、ソース／ドレインに電気的に接続
する開口が形成されれば良い。
ターンをマスクとして、窒化膜１６ｂ、窒化膜１６ａ、
酸化膜１６ｃを貫通する開口ＡＰ３を形成する。開口Ａ
Ｐ３は、メモリセルトランジスタのソース／ドレインに
至る。開口ＡＰ３を形成するためには、ＤＲＡＭの製造
工程において通常用いられているＳＡＣプロセスを用い
ても良い。要するに、ソース／ドレインに電気的に接続
する開口が形成されれば良い。
【０１７８】プラグ１７とは別の材料、例えばドープし
た多結晶シリコン又はＴｉＮなどの別プラグ１２を介し
てトランジスタのソース／ドレインに接続されていても
良い。
た多結晶シリコン又はＴｉＮなどの別プラグ１２を介し
てトランジスタのソース／ドレインに接続されていても
良い。
【０１７９】尚、ＳＡＣ構造とは、ビットラインＢＬの
上面と側面が窒化膜により覆われており、窒化膜が、絶
縁層１６除去のためのエッチング条件においてはほとん
どエッチングされないことを利用して、ビット線ＢＬ間
において位置合わせ余裕を考慮することなしに自己整合
的にコンタクト開口ＡＰ３が形成される構造である。
上面と側面が窒化膜により覆われており、窒化膜が、絶
縁層１６除去のためのエッチング条件においてはほとん
どエッチングされないことを利用して、ビット線ＢＬ間
において位置合わせ余裕を考慮することなしに自己整合
的にコンタクト開口ＡＰ３が形成される構造である。
【０１８０】図１８Ｃに示すように、基板面上に、フッ
酸系のエッチング液に対して耐エッチング性のある導電
材料、例えばＷ又はＴｉＮ或いはＰｔ、ＴｉＮ、ＷＮ、
ＲｕＯ、Ｒｕ、ドープした多結晶シリコン、Ｗ／ＴｉＮ
／Ｔｉ等からなる複合膜の耐エッチング導電材料を堆積
する。開口ＡＰ３内は、Ｗ又はＴｉＮ、Ｗ／ＴｉＮ／Ｔ
ｉの複合膜等の導電材料によって充填される。
酸系のエッチング液に対して耐エッチング性のある導電
材料、例えばＷ又はＴｉＮ或いはＰｔ、ＴｉＮ、ＷＮ、
ＲｕＯ、Ｒｕ、ドープした多結晶シリコン、Ｗ／ＴｉＮ
／Ｔｉ等からなる複合膜の耐エッチング導電材料を堆積
する。開口ＡＰ３内は、Ｗ又はＴｉＮ、Ｗ／ＴｉＮ／Ｔ
ｉの複合膜等の導電材料によって充填される。
【０１８１】開口ＡＰ３内に充填されるプラグ用の電極
材料としては、例えば蓄積電極２３にＲｕを用いる場
合、Ｒｕとは異なる材料が使用される。蓄積電極と酸化
膜との界面とは異なり、プラグ用の電極材料は、絶縁層
との密着性が良く、界面におけるエッチング速度が速く
なりすぎないようにするのが好ましい。
材料としては、例えば蓄積電極２３にＲｕを用いる場
合、Ｒｕとは異なる材料が使用される。蓄積電極と酸化
膜との界面とは異なり、プラグ用の電極材料は、絶縁層
との密着性が良く、界面におけるエッチング速度が速く
なりすぎないようにするのが好ましい。
【０１８２】次いで、ＣＭＰ法又はエッチバック法等を
用いて、窒化膜１６ｂ上のプラグ用電極材料を除去す
る。ＷやＴｉＮ、（ドープトポリシリコン）、Ｗ／Ｔｉ
Ｎ／Ｔｉ、ＷＮ、ＲｕＯ、Ｒｕ等の導電材料により開口
内が充填されたプラグ構造が形成される。プラグ１７
は、上記の多結晶シリコンからなる別プラグ１２の上に
形成される。
用いて、窒化膜１６ｂ上のプラグ用電極材料を除去す
る。ＷやＴｉＮ、（ドープトポリシリコン）、Ｗ／Ｔｉ
Ｎ／Ｔｉ、ＷＮ、ＲｕＯ、Ｒｕ等の導電材料により開口
内が充填されたプラグ構造が形成される。プラグ１７
は、上記の多結晶シリコンからなる別プラグ１２の上に
形成される。
【０１８３】図１９Ｄに示すように、基板表面に窒化膜
２０を形成し、その上に厚い酸化膜２１を形成する。窒
化膜２０の形成は省略することもできる。厚い酸化膜２
１と窒化膜２０を貫通しプラグ１７の表面に至る蓄積電
極用開口部ＡＰ４を形成する。
２０を形成し、その上に厚い酸化膜２１を形成する。窒
化膜２０の形成は省略することもできる。厚い酸化膜２
１と窒化膜２０を貫通しプラグ１７の表面に至る蓄積電
極用開口部ＡＰ４を形成する。
【０１８４】図１９Ｅに示すように、蓄積電極用の材料
として、ＣＶＤ法によりＲｕ膜を形成する。蓄積電極２
３を形成する工程は、これまでに説明した工程と同様で
ある。
として、ＣＶＤ法によりＲｕ膜を形成する。蓄積電極２
３を形成する工程は、これまでに説明した工程と同様で
ある。
【０１８５】蓄積電極２３とその周辺に形成されている
絶縁膜２１との界面に形成されるスリットは、下部構造
にまで達しない。プラグ１７とその周辺に形成される窒
化膜１６ｂとの密着性は良い。加えて、プラグ１７を形
成するプラグ材料及び窒化膜１６ｂのフッ酸系のエッチ
ング液によるエッチング速度は非常に遅い。従って、窒
化膜１６ｂとプラグ１７との界面にフッ酸系のエッチン
グ液がしみ込み、界面にスリットが形成される可能性が
少ない。スリットの形成は、この下部構造（窒化膜１６
ｂとプラグ１７）によってくい止められる。スリットが
更に下部の構造にまで延びるのを防止する。
絶縁膜２１との界面に形成されるスリットは、下部構造
にまで達しない。プラグ１７とその周辺に形成される窒
化膜１６ｂとの密着性は良い。加えて、プラグ１７を形
成するプラグ材料及び窒化膜１６ｂのフッ酸系のエッチ
ング液によるエッチング速度は非常に遅い。従って、窒
化膜１６ｂとプラグ１７との界面にフッ酸系のエッチン
グ液がしみ込み、界面にスリットが形成される可能性が
少ない。スリットの形成は、この下部構造（窒化膜１６
ｂとプラグ１７）によってくい止められる。スリットが
更に下部の構造にまで延びるのを防止する。
【０１８６】尚、本明細書においては、プラグの上に電
極を形成した構造を総称して電極と称する場合がある。
極を形成した構造を総称して電極と称する場合がある。
【０１８７】次に、本発明の第６の実施の形態による半
導体装置及びその製造方法について説明する。
導体装置及びその製造方法について説明する。
【０１８８】図２０Ａは、第６の実施の形態による半導
体装置及びその製造方法について説明するための断面図
である。図２０Ａに示す構造は、図１６および図１７に
示す構造においてエッチングストッパー兼スリット防止
膜を３層構造で形成したものである。３層構造は、例え
ば窒化シリコン膜／酸化シリコン膜／窒化シリコン膜で
ある。酸化シリコン膜の代わりに、Ｔａ2Ｏ5膜又はアル
ミナ膜、ＢＳＴ、ＳＴＯなどを用いることもできる。
体装置及びその製造方法について説明するための断面図
である。図２０Ａに示す構造は、図１６および図１７に
示す構造においてエッチングストッパー兼スリット防止
膜を３層構造で形成したものである。３層構造は、例え
ば窒化シリコン膜／酸化シリコン膜／窒化シリコン膜で
ある。酸化シリコン膜の代わりに、Ｔａ2Ｏ5膜又はアル
ミナ膜、ＢＳＴ、ＳＴＯなどを用いることもできる。
【０１８９】図２０Ａに対応するプロセスを図２１、図
２２に示す。
２２に示す。
【０１９０】３層構造のうち上下２層は、フッ酸系のエ
ッチング液に対して耐エッチング性のある絶縁膜で形成
される。３層構造のうちの中間に形成される膜は、ある
エッチング条件下では、等方性のエッチングが可能な絶
縁膜である。
ッチング液に対して耐エッチング性のある絶縁膜で形成
される。３層構造のうちの中間に形成される膜は、ある
エッチング条件下では、等方性のエッチングが可能な絶
縁膜である。
【０１９１】図２０Ａに示す構造の場合には、図１６、
図１７の厚い酸化膜２１下部の窒化膜２０の代わりに、
上述した３層構造の膜が用いられる。以下に製造方法を
示す。
図１７の厚い酸化膜２１下部の窒化膜２０の代わりに、
上述した３層構造の膜が用いられる。以下に製造方法を
示す。
【０１９２】図２１Ａに示すように、ビット線ＢＬ上に
窒化膜１６ａと酸化膜１６ｂとを形成する。酸化膜の形
成は省略しても良い。
窒化膜１６ａと酸化膜１６ｂとを形成する。酸化膜の形
成は省略しても良い。
【０１９３】図２１Ｂに示すように、プラグ形成用の開
口ＡＰ５を形成する。開口は、上記窒化膜１６ａ及び酸
化膜１６ｂを貫通し、別ブラグ１２の表面にまで到達す
る。
口ＡＰ５を形成する。開口は、上記窒化膜１６ａ及び酸
化膜１６ｂを貫通し、別ブラグ１２の表面にまで到達す
る。
【０１９４】図２１Ｃに示すように、開口ＡＰ５内に上
述の工程と同様の工程により、プラグ材を充填し、プラ
グ１７を形成する。
述の工程と同様の工程により、プラグ材を充填し、プラ
グ１７を形成する。
【０１９５】図２２Ｄに示すように、３層構造２０と絶
縁層２１とを基板上に形成する。蓄積電極用の開口部Ａ
Ｐ６を、まず３層構造２０のうち最上部の窒化膜２０ａ
表面に至るまで形成する。その後、最上部の窒化膜２０
ａをエッチングし、次いでフッ酸系のエッチング液を用
いて中間の膜２０ｂを横方向にサイドエッチングし、横
方向に延びるスリットＨＳを形成する。この際、最下部
窒化膜２０ｃはエッチングされていない。
縁層２１とを基板上に形成する。蓄積電極用の開口部Ａ
Ｐ６を、まず３層構造２０のうち最上部の窒化膜２０ａ
表面に至るまで形成する。その後、最上部の窒化膜２０
ａをエッチングし、次いでフッ酸系のエッチング液を用
いて中間の膜２０ｂを横方向にサイドエッチングし、横
方向に延びるスリットＨＳを形成する。この際、最下部
窒化膜２０ｃはエッチングされていない。
【０１９６】次に下部の窒化膜２０ｃをエッチングによ
り除去する。下部プラグの表面に到達する蓄積電極用の
開口部が形成される。
り除去する。下部プラグの表面に到達する蓄積電極用の
開口部が形成される。
【０１９７】図２２Ｅに示すように、これまでに説明し
た工程と同様の工程を用いて、蓄積電極を形成する。図
２２Ｅには蓄積電極２３の上面図も合わせて示してい
る。
た工程と同様の工程を用いて、蓄積電極を形成する。図
２２Ｅには蓄積電極２３の上面図も合わせて示してい
る。
【０１９８】例えば、ＣＶＤ法により形成されたＲｕ膜
又はＣＶＤ法を用いて形成されたＷＮ膜を用いて蓄積電
極を形成する。Ｒｕ又はＷＮにより形成されたＣＶＤ膜
は、ステップカバレッジが非常に良い。横方向に延びる
スリットＨＳの内部にも電極材料が侵入する。
又はＣＶＤ法を用いて形成されたＷＮ膜を用いて蓄積電
極を形成する。Ｒｕ又はＷＮにより形成されたＣＶＤ膜
は、ステップカバレッジが非常に良い。横方向に延びる
スリットＨＳの内部にも電極材料が侵入する。
【０１９９】上面図に示すように、蓄積電極２３の下部
外側壁から突出する環状の突出部２３ｂが形成される。
外側壁から突出する環状の突出部２３ｂが形成される。
【０２００】蓄積電極の突出部と３層構造の上下に存在
する窒化膜とが接触することにより、その下部に存在す
る酸化膜領域までの距離が実質的に長くなる。フッ酸系
のエッチング液が下部領域まで侵入するのを防止でき
る。
する窒化膜とが接触することにより、その下部に存在す
る酸化膜領域までの距離が実質的に長くなる。フッ酸系
のエッチング液が下部領域まで侵入するのを防止でき
る。
【０２０１】加えて、突出部が横方向スリット内に挿入
されているため抜けにくい。蓄積電極が強固に支持され
るため、蓄積電極の転倒が防止できる。
されているため抜けにくい。蓄積電極が強固に支持され
るため、蓄積電極の転倒が防止できる。
【０２０２】次に、本発明の第７の実施の形態による半
導体装置及びその製造方法について説明する。
導体装置及びその製造方法について説明する。
【０２０３】上記第６の実施の形態による半導体装置の
製造方法における３層構造と同様の３層構造を、ビット
ラインＢＬ上に設けている。
製造方法における３層構造と同様の３層構造を、ビット
ラインＢＬ上に設けている。
【０２０４】図２０Ｂおよび図２３、図２４に半導体装
置の製造方法を示す。
置の製造方法を示す。
【０２０５】図２３Ａに示すように、絶縁層１６の最上
層の絶縁層１６ｂは、３層構造（１６ｅ、１６ｆ、１６
ｇ）により形成されている。
層の絶縁層１６ｂは、３層構造（１６ｅ、１６ｆ、１６
ｇ）により形成されている。
【０２０６】図２３Ｂに示すように、まず表層の窒化膜
１６ｅをエッチングして開口部を設け、３層構造の中間
層（酸化膜）１６ｆを露出する。
１６ｅをエッチングして開口部を設け、３層構造の中間
層（酸化膜）１６ｆを露出する。
【０２０７】中間層（酸化膜）１６ｆを、フッ酸系のエ
ッチング液によりエッチングし、横方向に延びるスリッ
トＨＳを形成する。
ッチング液によりエッチングし、横方向に延びるスリッ
トＨＳを形成する。
【０２０８】この場合には、上記第６の実施の形態にお
いて説明した構造と異なり、周辺には蓄積電極２３周辺
の絶縁膜２１の相当する酸化膜がない。絶縁層２１等が
エッチングされる点を考慮しなくて済む。横方法のスリ
ットＳＨの長さのみを考慮して必要量のエッチングを行
えば良い。
いて説明した構造と異なり、周辺には蓄積電極２３周辺
の絶縁膜２１の相当する酸化膜がない。絶縁層２１等が
エッチングされる点を考慮しなくて済む。横方法のスリ
ットＳＨの長さのみを考慮して必要量のエッチングを行
えば良い。
【０２０９】次に、図２３Ｃに示すように、３層構造の
最下層の窒化膜１６ｇをエッチングする。次いで、窒化
膜１６ａ、酸化膜１６ｃを異方性エッチングして、別プ
ラグ１２表面に達するコンタクト開口ＡＰ１１を形成す
る。
最下層の窒化膜１６ｇをエッチングする。次いで、窒化
膜１６ａ、酸化膜１６ｃを異方性エッチングして、別プ
ラグ１２表面に達するコンタクト開口ＡＰ１１を形成す
る。
【０２１０】尚、窒化膜１６ａ、酸化膜１６ｃを異方性
エッチングしたのは、等方性のエッチングを行うと、中
間層の酸化膜１６ｆが余計に再度エッチングされ、横方
向スリットＳＨの長さを制御することが難しくなるから
である。
エッチングしたのは、等方性のエッチングを行うと、中
間層の酸化膜１６ｆが余計に再度エッチングされ、横方
向スリットＳＨの長さを制御することが難しくなるから
である。
【０２１１】図２３Ｄに示すように、コンタクト開口Ａ
Ｐ１１内をプラグ材として用いる導電性材料により埋め
る。この導電性材料は、横方向のスリットＨＳの内部に
も入る。プラグ１７の外側壁から突出する突出部１７ａ
が形成される。プラグ１７とその周辺の窒化膜１６ｅ、
１６ｇとの接触面積が増え、またフッ酸系のエッチング
液の浸入ルートとなる距離が長くなる。フッ酸系のエッ
チング液の浸入を防止することができる。
Ｐ１１内をプラグ材として用いる導電性材料により埋め
る。この導電性材料は、横方向のスリットＨＳの内部に
も入る。プラグ１７の外側壁から突出する突出部１７ａ
が形成される。プラグ１７とその周辺の窒化膜１６ｅ、
１６ｇとの接触面積が増え、またフッ酸系のエッチング
液の浸入ルートとなる距離が長くなる。フッ酸系のエッ
チング液の浸入を防止することができる。
【０２１２】その後の蓄積電極の形成工程を、図２４Ｅ
及び図２４Ｆに示す。基板表面上に、窒化シリコン膜２
０と酸化シリコン膜２１とを形成する。窒化シリコン膜
２０は省略されていても良い。窒化シリコン膜２０と酸
化シリコン膜２１にコンタクト孔ＡＰ１２を形成する。
及び図２４Ｆに示す。基板表面上に、窒化シリコン膜２
０と酸化シリコン膜２１とを形成する。窒化シリコン膜
２０は省略されていても良い。窒化シリコン膜２０と酸
化シリコン膜２１にコンタクト孔ＡＰ１２を形成する。
【０２１３】その上に、蓄積電極用の導電材料、例えば
Ｒｕを形成する。
Ｒｕを形成する。
【０２１４】図２４Ｆに示すように、酸化シリコン膜２
１上のＲｕを除去し、内側保護膜をＳＯＧ等で形成す
る。
１上のＲｕを除去し、内側保護膜をＳＯＧ等で形成す
る。
【０２１５】ＲｕとＳＯＧとをエッチングして、酸化シ
リコン膜２１表面上から窪ませる。
リコン膜２１表面上から窪ませる。
【０２１６】その後に、蓄積電極２３間に形成されてい
る酸化膜２１を選択的にエッチングする。
る酸化膜２１を選択的にエッチングする。
【０２１７】その後のキャパシタ用誘電膜及びセルプレ
ート電極の形成は、前述の方法、例えば第１の実施の形
態において説明した方法と同様の方法で行う。
ート電極の形成は、前述の方法、例えば第１の実施の形
態において説明した方法と同様の方法で行う。
【０２１８】この実施の形態による半導体装置及びその
製造方法によれば、蓄積電極とその下部の別プラグとを
接続するプラグに、その外側壁から突出する突出部が形
成されている。この突出部は、上下を窒化膜により挟ま
れた３層構造の中間に形成されている横方向スリット内
に挿入されている。
製造方法によれば、蓄積電極とその下部の別プラグとを
接続するプラグに、その外側壁から突出する突出部が形
成されている。この突出部は、上下を窒化膜により挟ま
れた３層構造の中間に形成されている横方向スリット内
に挿入されている。
【０２１９】従って、フッ酸系のエッチング液が下部領
域まで侵入するのを防止できる。
域まで侵入するのを防止できる。
【０２２０】加えて、突出部が横方向スリット内に挿入
されているため抜けにくい。蓄積電極が強固に支持され
るため、蓄積電極の転倒が防止できる。
されているため抜けにくい。蓄積電極が強固に支持され
るため、蓄積電極の転倒が防止できる。
【０２２１】尚、横方向スリットＨＳは、３層構造の上
層膜１６ｅをエッチングした後に行うように説明した
が、３層分（１６ｅ、１６ｆ、１６ｇ）の全てをエッチ
ングして開口を形成した後に、スリット形成のためのエ
ッチングを行っても良い。
層膜１６ｅをエッチングした後に行うように説明した
が、３層分（１６ｅ、１６ｆ、１６ｇ）の全てをエッチ
ングして開口を形成した後に、スリット形成のためのエ
ッチングを行っても良い。
【０２２２】但し、この場合には、フッ酸系のエッチン
グ液によるエッチングが下層にも至ることを考慮してサ
イズを決める必要がある。この観点からは、前者の方が
望ましい。
グ液によるエッチングが下層にも至ることを考慮してサ
イズを決める必要がある。この観点からは、前者の方が
望ましい。
【０２２３】尚、上記の実施の形態においては、主とし
て蓄積電極の形状がシリンダ形状の場合について説明し
たが、蓄積電極の形状はピラー形状でも良く、他の形
状、例えば、シリンダ型、ピラー型の表面を波打たせ
て、表面積を大きくしたような蓄積電極構造にも適用で
きる。
て蓄積電極の形状がシリンダ形状の場合について説明し
たが、蓄積電極の形状はピラー形状でも良く、他の形
状、例えば、シリンダ型、ピラー型の表面を波打たせ
て、表面積を大きくしたような蓄積電極構造にも適用で
きる。
【０２２４】尚、本願明細書に記載されている発明に関
して、特許請求の範囲に記載した発明と併せて、以下に
付記する発明についても抽出可能である。
して、特許請求の範囲に記載した発明と併せて、以下に
付記する発明についても抽出可能である。
【０２２５】付記１ （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコ
ン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形
成する工程と、（ｃ）前記第２絶縁膜上に第３絶縁膜を
形成する工程と、（ｄ）前記第３絶縁膜内に前記第２絶
縁膜の前記第１シリコン窒化膜表面に達する第１コンタ
クト孔を形成する工程と、（ｅ）前記第１シリコン窒化
膜内に前記第１コンタクト孔に対応する第２コンタクト
孔を形成する工程と、（ｆ）前記シリコン酸化膜をオー
バーエッチングして前記半導体基板と平行な方向に延び
る収容部を形成する工程と、（ｇ）前記第２シリコン窒
化膜を除去する工程と、（ｈ）前記第１絶縁膜内に前記
第１及び第２コンタクト孔に対応する第３コンタクト孔
を形成する工程と、（ｉ）前記第１、第２及び第３のコ
ンタクト孔内に電極材料を充填するとともに前記収容部
内に収容される突出部を形成する工程とを含む半導体装
置の製造方法。
（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコ
ン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形
成する工程と、（ｃ）前記第２絶縁膜上に第３絶縁膜を
形成する工程と、（ｄ）前記第３絶縁膜内に前記第２絶
縁膜の前記第１シリコン窒化膜表面に達する第１コンタ
クト孔を形成する工程と、（ｅ）前記第１シリコン窒化
膜内に前記第１コンタクト孔に対応する第２コンタクト
孔を形成する工程と、（ｆ）前記シリコン酸化膜をオー
バーエッチングして前記半導体基板と平行な方向に延び
る収容部を形成する工程と、（ｇ）前記第２シリコン窒
化膜を除去する工程と、（ｈ）前記第１絶縁膜内に前記
第１及び第２コンタクト孔に対応する第３コンタクト孔
を形成する工程と、（ｉ）前記第１、第２及び第３のコ
ンタクト孔内に電極材料を充填するとともに前記収容部
内に収容される突出部を形成する工程とを含む半導体装
置の製造方法。
【０２２６】付記２ （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコ
ン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形
成する工程と、（ｃ）前記第１シリコン窒化膜内に第１
コンタクト孔を形成する工程と、（ｄ）前記シリコン酸
化膜をオーバーエッチングして前記半導体基板と平行な
方向に延びる収容部を形成する工程と、（ｅ）前記第２
シリコン窒化膜を除去する工程と、（ｆ）前記第１絶縁
膜内に前記第１コンタクト孔に対応する第２コンタクト
孔を形成する工程と、（ｇ）前記第１及び第２コンタク
ト孔内に充填されるとともに、前記収容部内に収容され
るプラグ電極を形成する工程と、（ｈ）前記第２絶縁膜
上に第３絶縁膜を形成する工程と、（ｉ）前記第３絶縁
膜内に前記プラグ電極に達する第３コンタクト孔を形成
する工程と、（ｊ）前記第３のコンタクト孔内に電極を
形成する工程とを含む半導体装置の製造方法。
（ｂ）前記第１絶縁膜上に第１シリコン窒化膜とシリコ
ン酸化膜と第２シリコン窒化膜とを含む第２絶縁膜を形
成する工程と、（ｃ）前記第１シリコン窒化膜内に第１
コンタクト孔を形成する工程と、（ｄ）前記シリコン酸
化膜をオーバーエッチングして前記半導体基板と平行な
方向に延びる収容部を形成する工程と、（ｅ）前記第２
シリコン窒化膜を除去する工程と、（ｆ）前記第１絶縁
膜内に前記第１コンタクト孔に対応する第２コンタクト
孔を形成する工程と、（ｇ）前記第１及び第２コンタク
ト孔内に充填されるとともに、前記収容部内に収容され
るプラグ電極を形成する工程と、（ｈ）前記第２絶縁膜
上に第３絶縁膜を形成する工程と、（ｉ）前記第３絶縁
膜内に前記プラグ電極に達する第３コンタクト孔を形成
する工程と、（ｊ）前記第３のコンタクト孔内に電極を
形成する工程とを含む半導体装置の製造方法。
【０２２７】付記３ （ａ）半導体基板上に第１絶縁膜を形成する工程と、
（ｂ）前記第１絶縁膜内に第１コンタクト孔を形成する
工程と、（ｃ）前記第１コンタクト孔内にプラグ電極を
形成する工程と、（ｄ）前記第１絶縁膜上に第１シリコ
ン窒化膜とシリコン酸化膜と第２シリコン窒化膜とを含
む第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜
上に第３絶縁膜を形成する工程と、（ｆ）前記第３絶縁
膜内に第２コンタクト孔を形成する工程と、（ｇ）前記
第２コンタクト孔に対応する領域の前記第１シリコン窒
化膜内に第３コンタクト孔を形成する工程と、（ｈ）前
記シリコン酸化膜をオーバーエッチングして前記半導体
基板と平行な方向に延びる収容部を形成する工程と、
（ｉ）前記第２シリコン窒化膜を除去する工程と、
（ｊ）前第２及び内に充填されるとともに、前記収容部
内に収容される上部電極を形成する工程とを含む半導体
装置の製造方法。
（ｂ）前記第１絶縁膜内に第１コンタクト孔を形成する
工程と、（ｃ）前記第１コンタクト孔内にプラグ電極を
形成する工程と、（ｄ）前記第１絶縁膜上に第１シリコ
ン窒化膜とシリコン酸化膜と第２シリコン窒化膜とを含
む第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜
上に第３絶縁膜を形成する工程と、（ｆ）前記第３絶縁
膜内に第２コンタクト孔を形成する工程と、（ｇ）前記
第２コンタクト孔に対応する領域の前記第１シリコン窒
化膜内に第３コンタクト孔を形成する工程と、（ｈ）前
記シリコン酸化膜をオーバーエッチングして前記半導体
基板と平行な方向に延びる収容部を形成する工程と、
（ｉ）前記第２シリコン窒化膜を除去する工程と、
（ｊ）前第２及び内に充填されるとともに、前記収容部
内に収容される上部電極を形成する工程とを含む半導体
装置の製造方法。
【０２２８】
【発明の効果】以上に述べたように、バスタブの形状を
有する蓄積電極をマスクレスで形成することが可能にな
る。ＤＲＡＭ等の半導体装置の製造工程を短縮すること
ができる。半導体装置の製造コストを大幅に削減するこ
とができる。
有する蓄積電極をマスクレスで形成することが可能にな
る。ＤＲＡＭ等の半導体装置の製造工程を短縮すること
ができる。半導体装置の製造コストを大幅に削減するこ
とができる。
【０２２９】ＤＲＡＭの製造工程においては、メモリセ
ル部と周辺回路領域との境界をマスク合わせ工程無しに
自己整合的に形成することができるので、位置合わせず
れを考慮する必要がない。メモリセル部と周辺回路領域
との境界に余裕を持たせるための余分な領域を見込んで
おく必要がなく、半導体集積回路の集積度を向上させる
ことができる。メモリセル部と周辺回路領域との境界を
必要最小限に小さくすることができ、余分な領域が形成
されず、集積度を向上させることができる。
ル部と周辺回路領域との境界をマスク合わせ工程無しに
自己整合的に形成することができるので、位置合わせず
れを考慮する必要がない。メモリセル部と周辺回路領域
との境界に余裕を持たせるための余分な領域を見込んで
おく必要がなく、半導体集積回路の集積度を向上させる
ことができる。メモリセル部と周辺回路領域との境界を
必要最小限に小さくすることができ、余分な領域が形成
されず、集積度を向上させることができる。
【図１】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図２】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図３】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図４】 ＤＲＡＭの概略的な平面図である。
【図５】 本発明の第１の実施の形態による半導体装置
の製造方法の原理を示す半導体基板の概略断面図であ
る。
の製造方法の原理を示す半導体基板の概略断面図であ
る。
【図６】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図７】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図８】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図９】 本発明の第１の実施の形態による半導体装置
の概略的な平面図である。図９Ａはエッチング前の様子
を示す。図９Ｂはエッチング後の様子を示す。
の概略的な平面図である。図９Ａはエッチング前の様子
を示す。図９Ｂはエッチング後の様子を示す。
【図１０】 本発明の第１の実施の形態による半導体装
置の概略的な平面図であり、特徴的な形状のバリエーシ
ョンを示す平面図である。
置の概略的な平面図であり、特徴的な形状のバリエーシ
ョンを示す平面図である。
【図１１】 本発明の第１の実施の形態による半導体装
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
【図１２】 本発明の第１の実施の形態による半導体装
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
【図１３】 本発明の第３の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１４】 本発明の第３の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１５】 本発明の第３の実施の形態による半導体装
置本発明の第４の実施の形態による半導体装置の製造方
法を示す半導体基板の概略断面図である。
置本発明の第４の実施の形態による半導体装置の製造方
法を示す半導体基板の概略断面図である。
【図１６】 本発明の第４の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１７】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１８】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１９】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図２０】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２１】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２２】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２３】 本発明の第７の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２４】 本発明の第７の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２５】 本発明の第８の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２６】 本発明の第８の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
ＭＣ メモリセル領域 ＰＣ 周辺回路領域 ＡＲ 活性領域 ＷＬ ワード線 ＢＬ ビット線 ＡＰ 開口部 ＨＳ 横方向スリット １ 半導体基板 ２ 素子間分離用酸化シリコン膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 窒化シリコン層 ６ ソース／ドレイン領域 ７ サイドスペーサ １１、１６ 絶縁層 １２ 多結晶シリコン（別プラグ） １６ 絶縁膜 １７ 導電プラグ（接続プラグ） ２０ 窒化シリコン膜 ２１ 絶縁層 ２３ 蓄積電極 ２３ｂ 突出部 ２４ 内側保護膜 ３１ キャパシタ用絶縁層 ３５ セルプレート電極 ３５ａ 導電層 ４１ 絶縁膜 ４３、４５ コンタクト開口部 ５７、６０ 絶縁層領域 ６１ 分離膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年１２月１９日（２０００．１２．
１９）
１９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図２】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図３】 ＤＲＡＭの製造工程を示す半導体基板の概略
断面図である。
断面図である。
【図４】 ＤＲＡＭの概略的な平面図である。
【図５】 本発明の第１の実施の形態による半導体装置
の製造方法の原理を示す半導体基板の概略断面図であ
る。
の製造方法の原理を示す半導体基板の概略断面図であ
る。
【図６】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図７】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図８】 本発明の第１の実施の形態による半導体装置
の製造工程を示す半導体基板の概略断面図である。
の製造工程を示す半導体基板の概略断面図である。
【図９】 本発明の第１の実施の形態による半導体装置
の概略的な平面図である。図９Ａはエッチング前の様子
を示す。図９Ｂはエッチング後の様子を示す。
の概略的な平面図である。図９Ａはエッチング前の様子
を示す。図９Ｂはエッチング後の様子を示す。
【図１０】 本発明の第１の実施の形態による半導体装
置の概略的な平面図であり、特徴的な形状のバリエーシ
ョンを示す平面図である。
置の概略的な平面図であり、特徴的な形状のバリエーシ
ョンを示す平面図である。
【図１１】 本発明の第１の実施の形態による半導体装
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
【図１２】 本発明の第１の実施の形態による半導体装
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
置の製造工程の変形例を説明するための半導体基板の概
略断面図である。
【図１３】 本発明の第３の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１４】 本発明の第３の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１５】 本発明の第３の実施の形態による半導体装
置本発明の第４の実施の形態による半導体装置の製造方
法を示す半導体基板の概略断面図である。
置本発明の第４の実施の形態による半導体装置の製造方
法を示す半導体基板の概略断面図である。
【図１６】 本発明の第４の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１７】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１８】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図１９】 本発明の第５の実施の形態による半導体装
置の製造方法を示す半導体基板の概略断面図である。
置の製造方法を示す半導体基板の概略断面図である。
【図２０】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２１】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２２】 本発明の第６の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２３】 本発明の第７の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【図２４】 本発明の第７の実施の形態による半導体装
置の構造を示す断面図である。
置の構造を示す断面図である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２５
【補正方法】削除
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図２６
【補正方法】削除
───────────────────────────────────────────────────── フロントページの続き (72)発明者 畑田 明良 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 福住 嘉晃 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F083 AD24 AD48 GA28 JA38 JA39 JA40 JA43 JA53 MA02 MA06 MA17 MA20 NA01 PR05 PR06 PR07 PR21 PR43 PR44 PR53 PR54 ZA06
Claims (13)
- 【請求項１】 第１領域とその周囲の第２領域を含む基
板と、 前記第２領域上に形成される絶縁膜と、 前記第１領域内の前記基板表面上に形成される電極と、 前記電極上に形成される誘電体膜と、 前記誘電体膜上に形成される対向電極とを有し、 前記絶縁膜の側壁の形状が、対向する前記電極の側壁の
外周形状を反映した部分を含むキャパシタ装置。 - 【請求項２】 第１領域とその周囲の第２領域を含む基
板と、 前記第２領域に形成される絶縁膜と、 前記第１領域内の前記基板表面上に形成される電極と、 前記電極上に形成される誘電体膜と、 前記誘電体膜上に形成される対向電極と、 前記第１領域内において、前記電極の側壁形状を反映す
る側壁の形状を有する前記絶縁膜と同一材料で形成され
た残留絶縁部分とを有するキャパシタ装置。 - 【請求項３】 第１領域とその周囲の第２領域を含む半
導体基板と、 前記半導体基板上に形成される第１絶縁膜と、 前記第１領域内の前記第１絶縁膜に形成される複数のコ
ンタクト孔と、 前記第２領域の前記第１絶縁膜上に形成される第２絶縁
膜と、 前記コンタクト孔を介して前記半導体基板と電気的に接
続される電極と、 前記電極上に形成される誘電体膜と、 前記誘電体膜上に形成される対向電極とを有し、 前記第２絶縁膜の側壁の形状が、対向する前記電極の側
壁の外周形状を反映した部分を含む半導体装置。 - 【請求項４】 第１領域とその周囲の第２領域を含む半
導体基板と、 前記半導体基板上に形成される第１絶縁膜と、 前記第１領域内の前記第１絶縁膜に形成される複数のコ
ンタクト孔と、 前記第２領域の前記第１絶縁膜上に形成される第２絶縁
膜と、 前記コンタクト孔を介して前記半導体基板と電気的に接
続される電極と、 前記電極上に形成される誘電体膜と、 前記誘電体膜上に形成される対向電極と、 前記第１領域内において、前記電極の側壁形状を反映す
る側壁の形状を有する前記第２絶縁膜と同一材料で形成
された残留絶縁部分とを有する半導体装置。 - 【請求項５】 前記電極の外周部には、外方に突出する
突出部が形成され、 前記第１絶縁膜内に前記突出部を収容する凹部が形成さ
れている請求項３又は４に記載の半導体装置。 - 【請求項６】 さらに前記第１の絶縁膜と前記第２の絶
縁膜との間に第３の絶縁膜が形成されており、前記電極
の外周部には、外方に突出する突出部が形成され、前記
第３の絶縁膜内に前記突出部を収容する凹部が形成され
ている請求項３又は４に記載の半導体装置。 - 【請求項７】 前記第１領域に、ゲート及びソース／ド
レインを含む半導体メモリ用スイッチング素子が形成さ
れ、前記電極、前記誘電体膜及び前記対向電極と共に半
導体メモリ素子を構成し、 前記第２領域に、周辺回路素子が形成されている請求項
３又は４に記載の半導体装置。 - 【請求項８】 （ａ）第１領域とその周囲の第２領域を
含む半導体基板上に第１絶縁膜を形成する工程と、 （ｂ）前記第１領域の前記第１絶縁膜内に前記半導体基
板に達する複数の第１コンタクト孔を形成する工程と、 （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程
と、 （ｄ）前記第１領域の前記第２絶縁膜内に前記コンタク
ト孔に達する第２コンタクト孔を形成する工程と、 （ｅ）前記第２コンタクト孔内に前記基板と電気的に接
続される電極を形成する工程と、 （ｆ）前記電極の側壁を露出するとともに、前記第１領
域周囲の第２領域に残留する前記第２絶縁膜の側壁の外
周形状が対向する前記電極の側壁の外周形状を反映する
ようにエッチングを行う工程と、 （ｇ）前記電極の露出した表面を覆う誘電体膜を形成す
る工程と、 （ｈ）前記誘電体膜上に対向電極を形成する工程と、を
含む半導体装置の製造方法。 - 【請求項９】 （ａ）第１領域とその周囲の第２領域を
含む半導体基板上に第１絶縁膜を形成する工程と、 （ｂ）前記第１領域の前記第１絶縁膜内に前記半導体基
板に達する複数の第１コンタクト孔を形成する工程と、 （ｃ）前記第１絶縁膜上に第２絶縁膜を形成する工程
と、 （ｄ）前記第１領域の前記第２絶縁膜内に前記コンタク
ト孔に達する第２コンタクト孔を形成する工程と、 （ｅ）前記第２コンタクト孔内に前記基板と電気的に接
続される電極を形成する工程と、 （ｆ）前記電極の側壁を露出するとともに、前記電極の
側壁形状を反映する外周形状を有する前記第２絶縁膜の
残留部分を含むようにエッチングを行う工程と、 （ｇ）前記電極の露出した表面を覆う誘電体膜を形成す
る工程と、 （ｈ）前記誘電体膜上に対向電極を形成する工程と、を
含む半導体装置の製造方法。 - 【請求項１０】 前記工程（ａ）の前に、 （ｘ）前記第１領域内に、ゲート及びソース／ドレイン
を含む半導体メモリ用スイッチング素子を形成する工程
を含む請求項８又は９に記載の半導体装置の製造方法。 - 【請求項１１】 前記（ｂ）工程と（ｃ）工程の間に、 （ｙ）前記第１コンタクト孔内に第１導電材料を充填し
て前記ソース又はドレインと接続する導電性プラグを形
成する工程を有し、 前記（ｅ）工程は、 （ｚ）前記第２コンタクト孔内に前記導電性プラグと接
続する第２導電材料を形成する工程を含む請求項８から
１０までのいずれかに記載の半導体装置の製造方法。 - 【請求項１２】 前記（ｚ）工程は、 （ｚ−１）前記第２導電材料を、表面から所定の深さだ
け低い位置に電極を形成する工程を含み、 前記（ｈ）の工程は、 （ｈ−１）前記誘電体膜上に前記対向電極用導電領域を
形成する工程と、 （ｈ−２）前記第１領域周囲の第２領域に残留する前記
第２絶縁膜の表面上に形成されている前記対向電極用導
電領域を選択的に除去する工程とを含む請求項１１に記
載の半導体装置の製造方法。 - 【請求項１３】 前記（ｅ）の工程の前に、 前記第２絶縁膜と異なるエッチング特性を有するスペー
サ膜を前記第２コンタクト孔の内壁に形成する工程と、 前記第２絶縁膜の上面上及び前記第２コンタクト孔の底
面上に形成されている前記スペーサ膜を除去し、前記第
２コンタクト孔の側壁上に前記スペーサ膜を残す工程と
を含み、 前記（ｆ）工程の前に、 前記第２コンタクト孔の側壁に形成されている前記スペ
ーサ膜を除去する工程を含む請求項８に記載の半導体装
置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104361A JP2001291844A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置及びその製造方法 |
| US09/808,188 US6586794B2 (en) | 2000-04-06 | 2001-03-15 | Semiconductor device and its manufacture |
| KR1020010017289A KR100749106B1 (ko) | 2000-04-06 | 2001-04-02 | 반도체 장치 및 그 제조 방법 |
| US10/241,521 US6693002B2 (en) | 2000-04-06 | 2002-09-12 | Semiconductor device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000104361A JP2001291844A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010259977A Division JP2011082543A (ja) | 2010-11-22 | 2010-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001291844A true JP2001291844A (ja) | 2001-10-19 |
Family
ID=18617915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000104361A Pending JP2001291844A (ja) | 2000-04-06 | 2000-04-06 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6586794B2 (ja) |
| JP (1) | JP2001291844A (ja) |
| KR (1) | KR100749106B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101604A (ja) * | 2003-09-22 | 2005-04-14 | Samsung Electronics Co Ltd | 半導体素子を製造するためのエッチング方法 |
| JP2005109336A (ja) * | 2003-10-01 | 2005-04-21 | Toshiba Microelectronics Corp | 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム |
| JP2006324676A (ja) * | 2005-05-19 | 2006-11-30 | Infineon Technologies Ag | 積層構造を備えた集積回路構造およびその製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003031684A (ja) * | 2001-07-11 | 2003-01-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| DE10161286A1 (de) * | 2001-12-13 | 2003-07-03 | Infineon Technologies Ag | Integriertes Halbleiterprodukt mit Metall-Isolator-Metall-Kondensator |
| KR100486273B1 (ko) * | 2002-10-16 | 2005-04-29 | 삼성전자주식회사 | 스토리지 전극을 포함하는 반도체 소자 및 그 제조 방법 |
| KR100487563B1 (ko) * | 2003-04-30 | 2005-05-03 | 삼성전자주식회사 | 반도체 소자 및 그 형성 방법 |
| JP4627977B2 (ja) * | 2003-10-14 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR100599050B1 (ko) * | 2004-04-02 | 2006-07-12 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| JP4211674B2 (ja) * | 2004-05-12 | 2009-01-21 | セイコーエプソン株式会社 | 半導体装置及びその製造方法、電気光学装置及びその製造方法、並びに電子機器 |
| KR100648247B1 (ko) * | 2004-06-07 | 2006-11-24 | 삼성전자주식회사 | 캐패시터의 금속 하부전극 형성 방법 및 이를 위한선택적인 금속막 식각 방법 |
| KR100549014B1 (ko) * | 2004-07-21 | 2006-02-02 | 삼성전자주식회사 | 스페이서 패턴을 갖는 반도체 장치들 및 그 형성방법들 |
| US7312120B2 (en) | 2004-09-01 | 2007-12-25 | Micron Technology, Inc. | Method for obtaining extreme selectivity of metal nitrides and metal oxides |
| JP2006216857A (ja) * | 2005-02-04 | 2006-08-17 | Fujitsu Ltd | 半導体装置の製造方法 |
| KR100585181B1 (ko) * | 2005-02-24 | 2006-05-30 | 삼성전자주식회사 | 국부 에치 스톱퍼를 갖는 반도체 메모리 소자 및 그 제조방법 |
| US7371645B2 (en) * | 2005-12-30 | 2008-05-13 | Infineon Technologies Ag | Method of manufacturing a field effect transistor device with recessed channel and corner gate device |
| US7509622B2 (en) * | 2006-04-17 | 2009-03-24 | Synopsys, Inc. | Dummy filling technique for improved planarization of chip surface topography |
| JP2007294672A (ja) * | 2006-04-25 | 2007-11-08 | Mitsubishi Electric Corp | 配線基板、表示装置及びそれらの製造方法 |
| CN101606186B (zh) * | 2007-05-15 | 2012-07-18 | 夏普株式会社 | 显示器件的制造方法 |
| KR100855571B1 (ko) * | 2007-06-12 | 2008-09-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US7700469B2 (en) * | 2008-02-26 | 2010-04-20 | Micron Technology, Inc. | Methods of forming semiconductor constructions |
| TWI424503B (zh) * | 2008-04-09 | 2014-01-21 | Nanya Technology Corp | 一種半導體結構及其製作方法 |
| TWI424502B (zh) * | 2008-04-09 | 2014-01-21 | Nanya Technology Corp | 一種半導體結構及其製作方法 |
| CN101577243B (zh) * | 2008-05-09 | 2013-09-18 | 南亚科技股份有限公司 | 半导体结构及其制作方法 |
| US7969774B2 (en) | 2009-03-10 | 2011-06-28 | Micron Technology, Inc. | Electronic devices formed of two or more substrates bonded together, electronic systems comprising electronic devices and methods of making electronic devices |
| KR20120019262A (ko) * | 2010-08-25 | 2012-03-06 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| CN103777793B (zh) * | 2012-10-17 | 2017-05-31 | 宸鸿光电科技股份有限公司 | 触控面板及其制备方法 |
| US9048410B2 (en) | 2013-05-31 | 2015-06-02 | Micron Technology, Inc. | Memory devices comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls and methods of forming a memory device comprising magnetic tracks individually comprising a plurality of magnetic domains having domain walls |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425169A (ja) * | 1990-05-18 | 1992-01-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH06196650A (ja) * | 1992-12-25 | 1994-07-15 | Sony Corp | 半導体装置及びその製造方法 |
| JPH0846152A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JPH11238860A (ja) * | 1998-02-19 | 1999-08-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000058776A (ja) * | 1998-08-13 | 2000-02-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431227B1 (ko) * | 1995-02-28 | 2005-08-10 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체장치및그제조방법 |
| JP2972554B2 (ja) | 1995-05-31 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100202188B1 (ko) * | 1996-10-17 | 1999-06-15 | 구본준 | 반도체장치의 제조방법 |
| JPH10284700A (ja) | 1997-04-10 | 1998-10-23 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| JPH10313102A (ja) * | 1997-05-12 | 1998-11-24 | Nec Corp | 半導体装置及びその製造方法 |
| JPH1117144A (ja) | 1997-06-26 | 1999-01-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3599548B2 (ja) * | 1997-12-18 | 2004-12-08 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2000156480A (ja) * | 1998-09-03 | 2000-06-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4406945B2 (ja) * | 1998-11-24 | 2010-02-03 | ソニー株式会社 | 半導体記憶装置の製造方法 |
| KR100471410B1 (ko) * | 1998-12-24 | 2005-05-27 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 콘택 형성방법 |
-
2000
- 2000-04-06 JP JP2000104361A patent/JP2001291844A/ja active Pending
-
2001
- 2001-03-15 US US09/808,188 patent/US6586794B2/en not_active Expired - Fee Related
- 2001-04-02 KR KR1020010017289A patent/KR100749106B1/ko not_active IP Right Cessation
-
2002
- 2002-09-12 US US10/241,521 patent/US6693002B2/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425169A (ja) * | 1990-05-18 | 1992-01-28 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| JPH06196650A (ja) * | 1992-12-25 | 1994-07-15 | Sony Corp | 半導体装置及びその製造方法 |
| JPH0846152A (ja) * | 1994-07-29 | 1996-02-16 | Nec Corp | 半導体記憶装置及びその製造方法 |
| JPH11238860A (ja) * | 1998-02-19 | 1999-08-31 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2000058776A (ja) * | 1998-08-13 | 2000-02-25 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005101604A (ja) * | 2003-09-22 | 2005-04-14 | Samsung Electronics Co Ltd | 半導体素子を製造するためのエッチング方法 |
| JP2005109336A (ja) * | 2003-10-01 | 2005-04-21 | Toshiba Microelectronics Corp | 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム |
| JP4509521B2 (ja) * | 2003-10-01 | 2010-07-21 | 東芝マイクロエレクトロニクス株式会社 | 自動設計方法、自動設計装置、レチクルセット、半導体集積回路及び設計プログラム |
| JP2006324676A (ja) * | 2005-05-19 | 2006-11-30 | Infineon Technologies Ag | 積層構造を備えた集積回路構造およびその製造方法 |
| JP4658857B2 (ja) * | 2005-05-19 | 2011-03-23 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 積層構造を備えた集積回路構造およびその製造方法 |
| US7960832B2 (en) | 2005-05-19 | 2011-06-14 | Infineon Technologies Ag | Integrated circuit arrangement with layer stack |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010095222A (ko) | 2001-11-03 |
| US20010028077A1 (en) | 2001-10-11 |
| US6693002B2 (en) | 2004-02-17 |
| KR100749106B1 (ko) | 2007-08-13 |
| US20030062543A1 (en) | 2003-04-03 |
| US6586794B2 (en) | 2003-07-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001291844A (ja) | 半導体装置及びその製造方法 | |
| US8507980B2 (en) | Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices | |
| KR100416608B1 (ko) | 반도체 메모리 장치 및 그의 제조방법 | |
| US20060124979A1 (en) | Dram memory cell and method of manufacturing the same | |
| KR100654353B1 (ko) | 커패시터를 구비하는 반도체 집적 회로 장치 및 이의 제조방법 | |
| JP4445212B2 (ja) | 半導体メモリ素子及びその製造方法 | |
| US20210313329A1 (en) | Semiconductor memory device | |
| JPH11111933A (ja) | 高集積強誘電体メモリ装置及びその製造方法 | |
| WO2023272881A1 (zh) | 晶体管阵列及其制造方法、半导体器件及其制造方法 | |
| JP2002343862A (ja) | 半導体装置及びその製造方法 | |
| JP2914359B2 (ja) | 半導体素子のキャパシタ形成方法 | |
| US7247906B2 (en) | Semiconductor devices having DRAM cells and methods of fabricating the same | |
| KR100583732B1 (ko) | 보호막 패턴을 구비하는 디램 소자의 형성 방법 및 이에의해 형성된 디램 소자 | |
| US7312489B2 (en) | Memory cell having bar-shaped storage node contact plugs and methods of fabricating same | |
| JP4391060B2 (ja) | 集積回路メモリ素子及びその製造方法 | |
| KR100327139B1 (ko) | 트랜지스터를가지는메모리셀을포함하는반도체디바이스의제조방법 | |
| US6753252B2 (en) | Contact plug formation for devices with stacked capacitors | |
| JP4285619B2 (ja) | 半導体装置の製造方法 | |
| JP3489090B2 (ja) | 半導体装置及びその製造方法 | |
| JP2011082543A (ja) | 半導体装置の製造方法 | |
| JP2000031413A (ja) | 半導体装置およびその製造方法 | |
| JP2000049302A (ja) | 半導体装置およびその製造方法 | |
| JPH10233491A (ja) | 半導体装置及びその製造方法 | |
| JP2002076304A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061130 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090803 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100921 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110315 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110712 |