KR100578581B1 - 플래시 이이피롬 워드라인 드라이버 - Google Patents

Abstract

플래시 이이피롬(EEPROM)(10)은 다수의 부동게이트 트랜지스터 메모리 셀(32)들과, 상기 셀들(32)에 연결된 다수의 워드라인(WL)들과, 그리고 3V이하 정도의 낮은 전원 공급 전압을 생성하기 위한 전원(13)을 포함한다. 워드라인 드라이버(50)는 상기 공급 전압보다 높은 워드라인 읽기 전압을 생성하기 위해서 상기 공급 전압을 승압하기 위한 승압기(52)를 포함하고, 상기 워드라인 전압을 워드라인에 공급한다. 상위 클램프(clamp)(54)는 상기 워드라인 전압의 최대 값을 읽기 간섭을 방지하도록 제한한다. 상기 상위 클램프(54)는 상기 공급 전압 최대값의 변동 량을 줄이거나 상기 최대값을 실질적으로 소정의 값으로 제한하도록 구성될 수 있다. 하위 클램프(56)는 상기 셀들(32)이 충분한 읽기 전류를 가지는 것을 보장하고 상기 공급 전압에 따른 상기 최소값 변동량을 줄이도록 상기 읽기 동작의 시발점에서 소정의 시간 동안, 상기 워드라인 전압을 상기 공급 전압보다 높고 상기 최대값보다 낮은 최소값으로 제한한다.

Description

플래시 이이피롬 워드라인 드라이버{WORDLINE DRIVER FOR FLASH ELECTRICALLY ERASABLE PROGRAMMABLE READ ONLY MEMORY(EEPROM)}

본 발명은 일반적으로 미세전자 집적회로 기술에 관한 것으로 좀더 구체적으로는 플래시(falsh) 전자적으로 소거 및 프로그램이 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory)(이이피롬(EEPROM)) 워드라인(wordline)에 관한 것이다.

EP-A-0 814 481 은 비휘발성 메모리 디바이스에 사용되는 승압 회로를 보인다. 상기 승압회로는 제어 회로, 승압 커패시터 그리고 드라이브 회로를 가진다. 상기 회로는 상기 메모리 디바이스의 읽기 모드를 활성화하고, 상기 공급 전압보다 높은 읽기 전압을 제공한다. 상기 드라이버 회로는 상기 승압 전압을 제한하는 클램핑 다이오드도 포함한다.
미세전자 플래시 또는 블록 소거로 전자적으로 소거 및 프로그램이 가능한 읽기 전용 메모리(Electrically Erasable Programmable Read-Only Memory)(플래시 이이피롬(Flash EEPROM))는 독립적으로 프로그램되고 읽기될 수 있는 셀들의 어레이를 포함한다. 각 셀의 크기와 이로 인한 메모리의 크기는 독립적으로 셀들을 소거할 수 있도록 하는 선택 트랜지스터들을 생략함으로써 줄일 수 있다. 상기 모든 셀들은 블록으로서 소거된다.

이러한 종류의 메모리는 개별적인 금속-옥사이드-반도체(MOS) 전계 효과 트랜지스터 메모리 셀들을 포함하며, 이들은 각각 소스, 드레인, 부동 게이트 및 상기 셀들을 이진수 1과 0으로 프로그램하거나 상기 셀들을 블록으로 소거하기위해 다양한 전압들을 적용하는 제어 게이트를 포함한다.

상기 셀들은 행과 열로 사각형 어레이를 이루며 연결되고, 행 내의 상기 셀들의 제어 게이트들은 개별적인 워드라인으로 연결되고 열 내의 상기 셀들의 드레인들은 개별적인 비트라인으로 연결된다. 상기 셀들의 소스들은 서로 연결된다. 이러한 어레이는 NOR 메모리 구조로 알려져 있다.

전형적으로, 9V를 상기 제어 게이트에, 5V를 상기 드레인에 인가하고, 상기 소스를 접지함으로써 셀이 프로그램되며, 이는 열전자들(hot electrons)이 드레인 공핍 영역으로부터 상기 부동 게이트로 주입되도록 한다. 상기 프로그래밍 전압을 제거하면, 상기 주입된 전자들은 상기 부동 게이트에 가두어지고(trap), 그 내부에서 음전하를 생성함으로써 약 4V를 초과하는 값으로 상기 셀의 문턱 전압을 증가시킨다.

상기 셀은 전형적으로 상기 제어 게이트에 5V의 전압을, 상기 드레인이 연결된 비트라인에 1V를 제공하고, 상기 소스를 접지한 후 상기 비트라인 전류를 센싱(sensing) 함으로써 읽어진다. 만일 상기 셀이 프로그램되고, 상기 문턱전압이 비교적 높다(4V)면, 상기 비트라인 전류는 0이거나 적어도 비교적 낮을 것이다. 만일 상기 셀이 프로그램되지 않았거나 소거되었다면, 상기 문턱전압은 비교적 낮고(2V), 상기 제어 게이트 전압은 상기 채널을 인핸싱(enhance)하고, 상기 비트라인 전류는 비교적 높을 것이다.

셀은 몇가지 방법을 통해 소거될 수 있다. 한 방법에서, 전형적으로 12V를 상기 소스에 인가하고, 상기 제어 게이트를 접지하며, 상기 드레인을 부동(float)으로 함으로써 셀이 소거된다. 이는 프로그램 동안에 부동 게이트로 주입되었던 전자들이 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 상기 부동 게이트로부터 상기 얇은 터널 옥사이드층을 통해 상기 소스로 제거되도록 한다. 대안적으로, 음전압을 -10V 정도로 상기 제어 게이트에 인가하고, 5V를 상기 소스에 인가하며, 상기 드레인을 부동으로 함으로써 셀이 소거될 수 있다.

플래시 이이피롬들에 대한 전원 공급 전압은 구조적 크기가 줄어듬에 따라서 축소된다. 5V의 공급 전압이 종종 업계의 표준이 되어왔다. 그러나, 구조적 크기가 0.35 및 0.25미크론 정도로 줄어들면서, 전원 공급 전압은 더욱 작아진 셀 요소들에 과도한 전압들이 인가되는 것을 방지하기 위해서 3V 이하로 줄어들었다.

일반적으로 메모리 셀은 양의 전원 공급 전압 V_cc(일반적으로 5V)를 해당 워드라인을 통해서 상기 셀의 게이트에 인가함으로써 읽기 된다. 그러나, 3V 이하의 공급 전압들을 작은 셀들의 게이트에 대한 V_cc로 인가하는 것은 신뢰할 수 있는 읽기 동작을 보증할 수 있는 충분한 셀 전류를 생성하지 못한다는 문제점이 있었다.

이러한 문제의 부분적인 해법은 상기 워드라인 읽기 펄스 전압(셀 게이트 전압)을 V_cc보다 높은 값으로 승압(boost)할 수 있는 승압 회로를 제공함으로써, 읽기 전류를 증가시키는 것이다. 종래 승압 회로(2)가 도 1에 도시된다. 승압 커패시터(CB)는 상기 공급 전압(V_cc)과 워드라인(WL) 사이에서 PMOS 트랜지스터(T1)와 직렬로 연결된다. 상기 워드라인(WL)의 부하(load) 커패시터는 상기 워드라인(WL)과 접지 사이에 위치하는 커패시터(CL)로 나타내어진다.

다른 PMOS 트랜지스터(T2)가 V_cc와 상기 워드라인(WL) 사이에 연결된다. 논리회로(4)는 상기 트랜지스터(T2)의 상기 게이트와 연결된 출력과, 어드레스 트랜지션 검출기(Address Transition Detector:ATD) 신호를 수신하도록 연결된 입력을 가진다. 상기 ATD 신호는 트랜지스터(T1)의 게이트에 연결된 출력을 갖는 또 다른 논리회로(6)에도 적용된다.

상기 ATD 신호는 입력 주소 핀 상의 논리 상태 변화의 검출의 응답으로서 전형적으로 10ns인 특정 시간 동안 생성되는 펄스이다. 상기 변화는 논리"1"에서 논리"0"으로, 혹은 그 반대로 변하는 것일 수 있다. 도 2를 참조하면, 상기 ATD 펄스에 대한 응답으로, 상기 논리회로(4)는 0V를 상기 트랜지스터(T2)에 제공하며 이는 트랜지스터(T2)를 턴 온하여 상기 워드라인(WL)을 상기 공급 전압(V_cc)에 연결한다. 이러한 기간 동안 상기 논리회로(6)는 상기 트랜지스터(T1)를 턴 오프하여 상기 승압 커패시터(CB)를 상기 V_cc로부터 연결해제(disconnect)한다. 그래서, V_cc는 상기 워드라인(WL)에 인가되고, 상기 워드라인 전압(V_WL)=V_cc가 된다. 이러한 동작은 상기 워드라인(WL)을 프리차지(pre-charge)한다.

상기 ATD펄스의 말미(termination)에서, 상기 논리 회로(4)는 상기 트랜지스터(T2)를 턴 오프하여 상기 워드라인(WL)을 V_cc로부터 연결해제한다. 상기 논리회로(6)는 상기 트랜지스터(T1)를 턴 온하여 상기 승압 커패시터(CB)를 V_cc와 연결한다. 상기 커패시터(CB) 양단에 나타나는 전압(BOOST_CLK)(상기 트랜지스터(T1)의 소스에서)은 "반동(kick)" 신호 또는 전압으로 간주되며, 상기 워드라인 커패시터(CL)가 상기 커패시터 분류 효과(divider effect)에 따라서 충전되도록 한다. 상기 워드라인 전압(V_WL)은 V_cc=3V에 대해서 전형적으로 V_cc보다 높은 4 내지 5V 값(VH)으로 증가된다.

따라서, 상기 워드라인 전압(V_WL)은 상기 읽기 펄스 듀레이션(duration) 동안 상기 공급 전압 V_cc 이상으로 승압 되며, 이는 신뢰성 있는 읽기 동작을 보증하기 위해 상기 워드라인(WL)과 연결된 메모리 셀에 충분한 전류가 흐르도록 한다. 그러나, 이러한 종래 기술의 승압 회로(2)는 상기 승압된 전압(VH)이 그 자체로 온도 및 다른 요인들에 의해서 변할 수 있는 V_cc에 따라서 변동한다는 문제가 존재한다. 만일 상기 승압된 읽기 전압이 너무 높아지면, "게이트 간섭(gate disturb)"으로 알려진 조건을 발생시켜, 높은 제어 게이트 전압 때문에 현재 읽기 되는 셀과 동일한 워드라인의 셀이 원하지 않는 전자들을 가지게 되어 그 부동 게이트로 음 전하가 이동된다. 극단적인 경우, 소거된 셀을 프로그램할 수도 있다.

본 발명의 목적은 상기 설명된 종래 기술의 제한을 극복하는 플래시 이이피롬의 워드라인 드라이버를 제공하는 것이다.

좀 더 구체적으로, 플래시 이이피롬은 다수의 부동게이트 트랜지스터 메모리 셀들과, 상기 셀들과 연결된 다수의 워드라인들과, 그리고 3V 이하 정도의 낮은 전원 공급 전압을 생성하는 전원을 포함한다. 워드라인 드라이버는 상기 공급 전압보다 높은 워드라인 읽기 전압을 생성하기 위해서 상기 공급 전압을 승압하는 승압기를 포함하고, 상기 워드라인 전압을 워드라인에 공급한다.

상위 클램프(clamp)는 상기 워드라인 전압의 최대값을 읽기 간섭을 방지하도록 제한한다. 상기 상위 클램프는 최대값이 상기 공급 전압에 따라 변동하는 량을 줄이거나 상기 최대값을 실질적으로 소정의(predetermined) 값으로 제한하도록 구성될 수 있다.

하위 클램프는 상기 셀들이 충분한 읽기 전류를 가지는 것을 보장하고 최소값이 상기 공급 전압에 따라 변동하는 량을 줄이기 위해 상기 읽기 동작의 시발점에서 소정의 시간 동안, 상기 워드 라인 전압을 상기 공급 전압보다 크고 상기 최대값보다 작은 최소값으로 제한한다.

상기 승압기는 상기 전원과 상기 워드라인들 사이에 연결된 커패시터를 포함한다. 상기 상위 및 하위 클램프들 각각은 상기 전원과 상기 커패시터 사이에 연결된 FET와 소정의 값으로 상기 FET의 문턱 전압을 제한하기 위한 레귤레이터(regulator)를 포함한다. 각 레귤레이터는 다이오드-연결 PMOS FET(diode-connected PMOS FET)와 직렬로 연결된 다이오드-연결 NMOS FET를 포함하고, 그로 인해 공정 변동에 대한 민감도가 줄어든다.

본 발명의 상기, 및 다른 특징들 및 이점들은 첨부된 도면과 함께 하기의 상세한 설명으로부터 당해 기술분야의 당업자들에게 명백해질 것이며, 여기서 동일한 참조번호는 동일한 구성을 나타낸다.

도 1은 종래 워드라인 드라이버에 대한 승압 회로를 예시한 회로도 다이어그램이다.

도 2는 도 1의 승압 회로 동작을 예시하는 타이밍 다이어그램이다.

도 3은 플래시 이이피롬의 간략화된 회로 다이어그램이다.

도 4는 도 3과 유사하지만 페이지들이나 뱅크들 어레이의 셀들을 가지는 플래시 이이피롬을 예시한다.

도 5는 그 셀들의 소자들을 예시하는 플래시 이이피롬의 간략한 부분 단면도이다.

도 6은 본 발명을 실시하는 워드라인 드라이버를 예시하는 개략적인 회로 다이어그램이다.

도 7은 도 6의 워드라인 드라이버의 동작을 예시하는 타이밍 다이어그램이다.

도 8은 종래 기술과 본 발명의 전원 공급 전압에 따른 워드라인 전압의 변화를 비교하여 예시한 그래프이다.

도 3은 본 발명이 유리하게 적용되는 NOR 형 플래시 이이피롬(10)의 기본 구성을 예시한다. 상기 메모리(10)는 사각 격자 또는 행렬들의 어레이로 구성되는 다수의 코어(core) 또는 메모리 셀을 포함한다. 각 행은 워드라인과 결합되고, 각 열은 비트라인과 결합된다.

n열과 m행이 있다고 가정하면, 상기 비트라인들은 BL₀ 내지 BL_n으로 나타내어지고, 상기 워드라인들은 WL₀ 내지 WL_m으로 나타내어진다. 적절한 전압들이 비트라인 드라이버(12)를 통해 상기 비트라인들에 제공되고, 적절한 전압들이 워드라인 드라이버(14)를 통해 상기 워드라인들에 제공된다. 상기 드라이버들(12와 14)에 가해지는 전압들은 전형적으로 마이크로 프로세서 또는 내장 상태 장치(on-board state machine)인 제어기(15)의 제어하에서 전원(13)에 의해 생성된다.

상기 전원(13)은 요구되는 전압들을 생성하는 내장 및/또는 외장 전원 공급기들과, 상기 드라이버들(12와 14)에 전압들을 선택적으로 제공하기 위한 스위칭 회로부를 포함할 수 있다. 상기 전원 공급기들은 당 업계에 공지된 충전 펌프(charge pump)들을 포함할 수 있다. 상기 제어기(15)는 상기 드라이버들(12와 14)이 상기 메모리 셀들을 개별적이거나 집단적으로 어드레스하도록 제어하며, 이는 하기에서 설명될 것이다.

상기 전원(13)과 제어기(15)의 구체적인 사항들은 본 발명에서 특히 중요한 문제가 아니므로 상세하게 설명하지는 않을 것이다. 어떻게 전원 공급기들과 스위칭 회로부가 상기 플래시 이이피롬의 소자들에 다양한 전압들을 공급할 것인가에 대한 예제는 제목 "음 게이트 전압 소거 동작을 가진 플래시 이이피롬 어레이(FLASH EEPROM ARRAY WITH NEGATIVE GATE VOLTAGE ERASE OPERATION)"인 사미어 에스. 하다드(Sameer S. Haddad) 등의 1991년 12월 31일에 출원된 미국 특허 제 5,077,691호에서 찾을 수 있다. 이 특허는 그 자체로 본 명세서에 참조된다.

메모리 셀은 워드라인과 비트라인의 각 접합부에 위치된다. 각 셀은 소스, 드레인, 게이트 옥사이드 및 제어 게이트를 가지는 금속-옥사이드-반도체(MOS) 전계-효과 트랜지스터(FET)를 포함한다. 상기 플래시 이이피롬의 셀들은 부가적으로 상기 게이트 옥사이드 및 제어 게이트 하부에 터널 옥사이드층과 부동 게이트를 포함한다는 점에서 일반적인 FET들과는 상이하다.

도 3에 예시된 셀들은 표시법 T_n,m을 이용하여 나타내어지고, 여기서 m은 행(워드라인) 번호이고 n은 열(비트라인) 번호이다. 도시된 바와 같이, 상기 셀들의 제어 게이트들은 각각 워드라인들과 연결되고, 상기 셀들의 드레인들은 각각 비트라인과 연결된다. 상기 모든 셀들의 소스들은 상기 전원(13)과 연결된다.

전형적으로, 9V를 상기 제어 게이트에, 5V를 상기 드레인에 인가하고, 상기 소스를 접지함으로써 셀이 프로그램되며, 이는 열전자들이 드레인 공핍 영역에서 상기 부동 게이트로 주입되도록 한다. 상기 프로그래밍 전압을 제거하면, 상기 주입된 전자들이 상기 부동 게이트에 가두어지고, 그 내부에서 음전하를 생성함으로써 약 4V를 초과하는 값으로 상기 셀의 문턱 전압을 증가시킨다.

상기 셀은 전형적으로 상기 제어 게이트에 5V의 전압을, 상기 드레인이 연결된 비트라인에 1V를 제공하고, 상기 소스를 접지한 후 상기 비트라인 전류를 센싱함으로써 읽기 된다. 만일 상기 셀이 프로그램되고, 상기 문턱전압이 비교적 높다(4V)면, 상기 비트라인 전류는 0이거나 적어도 비교적 낮을 것이다. 만일 상기 셀이 프로그램되지 않았거나 소거되었다면, 상기 문턱전압은 비교적 낮고(2V), 상기 제어 게이트 전압은 상기 채널을 인핸싱하고, 상기 비트라인 전류는 비교적 높을 것이다.

읽기는 센스(sense) 증폭기들과 기준 전류 어레이를 이용하여 수행되는 것이 바람직하다. 이러한 소자들의 구체적인 사항은 본 발명의 특히 중요한 문제들이 아니다.

셀은 몇가지 방법을 통해 소거될 수 있다. 한 방법에서, 전형적으로 12V를 상기 소스에 인가하고, 상기 제어 게이트를 접지하며, 상기 드레인을 부동으로 함으로써 셀이 소거된다. 이는 프로그램 동안에 부동 게이트로 주입되었던 전자들이 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 상기 부동 게이트로부터 상기 얇은 터널 옥사이드층을 통해 상기 소스로 제거되도록 한다. 대안적으로, 음전압을 -10V 정도로 상기 제어 게이트에, 5V를 상기 소스에 인가하고, 상기 드레인을 부동으로 함으로써 셀이 소거될 수 있다.

도 4는 셀들이 예시적으로 2개로 도시된 다수의 뱅크들(이는 또한 페이지들이나 섹터들로 알려져 있다)로 분리되고, 이들 각각이 독립적으로 프로그램되고 소거되며 읽기 될 수 있다는 것을 제외하면, 상기 메모리(10)와 유사한 다른 플래시 이이피롬 메모리(16)를 도시한다. 상기 메모리(16)는 제 1셀 뱅크(18)와 제 2셀 뱅크(20)를 포함한다. 상기 제 1뱅크(18)의 메모리 셀들은 도 3에서와 같은 방식으로 나타내어지며, 프라임 부호(prime symbol)가 상기 제 2뱅크(20)의 상기 셀들의 기호에 부가된다. 상기 뱅크들(18과 20)의 워드라인들은 개별 워드라인 드라이버들(14a와 14b)에 각각 연결된다.

상기 메모리 셀들에 부가적으로, 각 뱅크(18과 20)는 각 비트라인에 대한 선택 트랜지스터(select transistor)를 포함한다. 상기 뱅크들(18과 20)에 대한 상기 선택 트랜지스터들은 S₀ 내지 S_n으로, S₀' 내지 S_n'로 각각 나타내어진다. 상기 선택 트랜지스터들의 상기 드레인들은 각각 비트라인들에 연결되고, 상기 선택 트랜지스터들의 상기 소스들은 상기 워드라인들(WL₀ 내지 WL_m 그리고 WL₀' 내지 WL_m')에 대한 상기 트랜지스터들의 상기 드레인들과 연결된다.

상기 선택 트랜지스터들은 이들이 종래의 MOSFET이고 부동 게이트가 없다는 점에서 상기 메모리 셀 트랜지스터들과 상이하다. 상기 선택 트랜지스터들은 메모리 소자라기 보다는 스위칭 소자들이다. 상기 뱅크(18)에 대한 상기 선택 트랜지스터들의 상기 게이트들은 섹터 디코더(15a)의 뱅크 선택 출력(BS₁)과 연결되고, 상기 뱅크(20)에 대한 상기 선택 트랜지스터들의 상기 게이트들은 섹터 디코더(15b)의 뱅크 선택 출력(BS₂)과 연결된다.

뱅크(18) 내부 셀들의 상기 소스들은 공통 공급 전압(V_ss1)과 연결되고, 상기 뱅크(20) 내부 셀들의 상기 소스들은 공통 공급 전압(V_ss2)과 연결된다.

상기 뱅크(18)는 논리적 상위 신호를 상기 뱅크 선택 라인(BS₁)에 인가함으로써 선택되고, 이는 상기 트랜지스터들(S₀ 내지 S_n)을 턴 온하여 상기 비트라인들(BL₀ 내지 BL_n)을 하부 메모리 셀들에 연결한다. 상기 뱅크(18)는 논리적 하위 신호를 상기 뱅크 선택 라인(BS₁)에 인가함으로써 선택 해제되고, 이는 상기 트랜지스터들(S₀ 내지 S_n)을 턴 오프하여 하부 메모리 셀들을 상기 비트라인들로부터 연결해제한다. 상기 뱅크(20)는 상기 뱅크 선택 신호(BS₂)와 선택 트랜지스터들(S₀' 내지 S_n')을 이용하여 본질적으로 유사한 방식으로 선택 및 선택 해제된다. 상기 메모리(16)의 동작은 상기 뱅크들(18과 20)이 순차적이고 독립적으로 프로그램, 소거 및 읽기 동작을 할 수 있다는 것만 제외하면 본질적으로 상기 메모리(10)와 유사하다.

도 5는 상기 메모리(10 또는 16)의 개별적인 메모리 셀들의 구성을 예시하는 간단한 부분도이다. 상기 메모리는 실리콘 또는 다른 반도체 기판(30) 상에 형성된다. 3개의 소거 가능한 메모리 셀들(32)은 상기 기판(30)의 표면(30a) 상에 형성되는 것으로 도시되며, 이들 각각은 소스(34), 드레인(36), 중간층(38), 그리고 터널 옥사이드층(48) 하부의 채널(40)을 포함하는 금속-옥사이드-반도체(MOS) 전계-효과 트랜지스터(FET) 구조를 포함한다. 폴리실리콘 제어 게이트(44)는 각 게이트 옥사이드층(38) 상에 형성되고, 폴리실리콘 부동 게이트(46)와 터널 옥사이드층(48)은 상기 채널(40) 상부 및 상기 제어 게이트(44) 하부에 형성된다.

셀들의 각 쌍(32)은 공통 소스(34) 및 드레인(36)을 공유하도록 배열된다. 상기 소스들(34)은 공통 소스 라인에 연결되며, 비트라인 연결부(49)는 각 드레인(36) 상에 형성된다.

본 발명에 따르면, 도 3 및 4에 도시된 상기 워드라인 드라이버들은 도 6에 도시된 바와 같이 각 워드라인(WL)에 대한 워드라인 드라이버 회로(50)를 포함한다. 상기 회로(50)는 워드라인 승압기(52), 상위 클램프(54) 그리고 하위 클램프(56)를 포함한다. 상기 워드라인(WL)의 커패시터는 도 1을 참조하여 전술한 바와 같이 CL로 나타내어진다.

상기 승압기(52)는 상기 커패시터(CL)와 직렬로 연결된 승압 커패시터(CB), 상기 V_cc와 상기 워드라인(WL) 사이에 연결된 PMOS 트랜지스터(T3), 그리고 상기 ATD 펄스를 수신하기 위해 연결된 입력과 상기 워드라인(WL)과 연결된 다른 입력을 가지는 논리회로(58)를 포함한다. 상기 논리회로(58)의 출력은 상기 트랜지스터(T3)의 상기 게이트와 연결된다.

상기 승압기(52)는 또한 V_cc에 연결된 드레인을 구비한 PMOS 트랜지스터(T4)와 접지된 소스를 구비한 NMOS 트랜지스터(T5)를 포함한다. 이는 도 3에 도시된 상기 전원(13)이 V_cc가 나타나는 곳에서 제 1종단을 가지고, 이러한 경우 접지나 0V인 저전압이 나타나는 곳에서 제 2종단을 갖는 것으로 가정될 것이다. 따라서, 상기 트랜지스터(T4)의 상기 드레인은 상기 제 1종단과 연결되고, 상기 트랜지스터(T5)의 상기 소스는 상기 전원(13)의 제 2종단과 연결된다.

진성(intrinsic) NMOS 트랜지스터들(T6 와 T7)은 상기 트랜지스터들(T4와 T5) 사이에 직렬로 연결된다. 진성 트랜지스터들은 낮은 문턱 전압을 갖는다는 점에서 종래의 NMOS 트랜지스터들과 상이하다. 상기 종래의 NMOS 트랜지스터가 0.8V 내지 0.9V 정도인 반면, 진성 NMOS 트랜지스터의 문턱 전압은 0.4 내지 0.5V 정도이다. 상기 트랜지스터(T7)의 상기 게이트는 V_cc와 연결된다.

상기 승압기(52)는 상기 ATD 신호를 수신하도록 연결된 입력과 인버터(62)를 통해 상기 트랜지스터(T4)의 상기 게이트에 연결되는 출력을 포함하는 논리 회로(60)를 더 포함한다. 상기 논리회로(60)의 상기 출력은 또한 진성 NMOS 트랜지스터(T8)를 통해 상기 트랜지스터(T6)의 상기 게이트에 연결된다. 상기 트랜지스터(T8)의 게이트는 V_cc와 연결된다.

상기 상위 클램프(54)는 다이오드-연결 트랜지스터(T10)와 직렬로 연결된 다이오드-연결 PMOS 트랜지스터(T9)를 포함하며, 여기서 상기 트랜지스터(T9)의 드레인은 상기 트랜지스터(T6)의 게이트와 연결된다. 상기 다이오드-연결은 상기 트랜지스터(T9)의 함께 연결된 게이트와 드레인을 포함하고, 상기 트랜지스터(T10)의 함께 연결된 게이트와 드레인을 포함한다.

상기 트랜지스터(T10)의 상기 소스는 NMOS 트랜지스터(T11)를 통해서 접지에 연결된다. 입력에서 상기 ATD 신호를 수신하는 논리 회로(64)는 상기 트랜지스터들(T5와 T11)의 상기 게이트들과 연결되는 출력들을 생성한다.

상기 하위 클램프(56)는 V_cc와 상기 트랜지스터(T6)의 소스 사이에 연결되는 진성 NMOS 트랜지스터(T12)를 포함한다. 상기 하위 클램프(56) 역시 다이오드-연결 진성 NMOS 트랜지스터들(T14와 T15)과 직렬로 연결된 다이오드-연결 PMOS 트랜지스터(T13)를 포함한다. 상기 트랜지스터(T15)의 상기 소스는 상기 트랜지스터(T12)의 게이트와 연결되고, 또한 PMOS 트랜지스터(T16)를 통해 접지에 연결된다. 상기 트랜지스터(T16)의 상기 게이트는 T16을 온 상태로 두면서 접지된다. 상기 논리회로(66)의 출력은 상기 트랜지스터(T15)의 상기 게이트와 연결된다.

상기 논리회로들(58, 60, 64 그리고 66)은 부가적인 논리 제어 입력을 수신하는데, 이는 자세히 설명하지 않는다. 상기 논리 회로들이 상기 드라이버 회로(50)의 다른 소자들을 제어하는 방식이 다음에 제시된다.

상기 워드라인 드라이버 회로(50)는 도 1을 참조하여 상기 설명된 것과 유사한 방식에서 읽기 펄스 형태의 워드라인 신호 전압(V_WL)을 생성한다. 그러나, 본 발명의 워드라인 드라이버 회로(50)는 종래 승압 회로에 존재하는 문제점들을 극복할 수 있도록 상기 승압 회로(52)와 함께 동작하는 상기 클램프들(54와 56)을 포함한다. 상기 상위 클램프(54)는 상기 BOOST_CLK의 최대값 또는 상기 트랜지스터(T6)의 소스에서 발생하는 "반동" 전압을 제한하고, 이에 따라 상기 워드라인 전압(V_WL)을 제한한다. 하위 클램프(56)는 프리차지 전압을 BOOST_CLK에 인가하도록 상기 승압기(52)와 함께 기능한다. 상기 프리차지의 양은 대략 2V 보다 큰 V_cc에 대해 선형으로 변한다.

도 7에서, 상기 논리 회로들(58, 60, 64 그리고 66)은 상기 ATD 신호에 대한 응답으로 상기 드라이버 회로(52)의 동작을 제어한다. 상기 논리적 상위인 ATD 신호의 듀레이션 동안에, 상기 논리 회로(58)는 상기 트랜지스터(T3)를 턴온하고 상기 워드라인(WL)을 V_cc에 연결하는 논리적 낮은 출력 신호를 생성한다.

상기 논리 회로(60)는 상기 인버터(62)에 의해서 반전되고 상기 트랜지스터(T4)를 턴 오프하는 낮은 출력을 생성한다. 상기 논리 회로(64)는 낮은 출력을 T11을 턴 오프하도록 상기 트랜지스터(T11)의 게이트에 인가하고, 높은 출력은 T5를 턴 온 하도록 상기 트랜지스터(T5)의 게이트에 인가한다. 이러한 조건들은 상기 상위 클램프(54)가 사실상 상기 승압기(52)로부터 연결 해제되거나 비-활성화되도록 한다. 상기 논리회로(66)는 상기 트랜지스터(T15)를 턴 오프하고 상기 하위 클램프(56)를 상기 승압기(52)로부터 연결해제하도록 하는 낮은 출력을 생성한다.

상기 승압 동작은 상기 ATD 신호의 하강 에지(edge)에서 시작한다. 상기 논리회로(58)는 상기 트랜지스터(T3)를 ATD이후 2 내지 3ns에서 턴 오프하여, 상기 워드라인(WL)을 상기 초기 프리차지 후에 V_cc로부터 연결해제한다. 상기 상위 클램프(54)는 상기 논리회로들(60과 64)에 의해서 전형적으로 2 내지 5ns인 상기 승압 동작의 초기 부분 동안 연결해제된 상태로 남아 있는다. 타이머(미도시)를 포함하는 논리회로부는 상기 논리회로들(58, 60, 64 그리고 66)이 이러한 동작을 수행하도록 제공된다.

상기 ATD 신호의 상기 하강 에지에 대한 응답으로, 상기 논리회로(66)는 상기 트랜지스터(T15)를 턴 온하며 이는 상기 트랜지스터들(T13 내지 T16)을 통해 V_cc로부터 접지로의 회로 경로를 완성한다. T16은 상기 증가하는 BOOST_CLK 전압과 상기 트랜지스터(T12)의 소스 투 게이트(source to gate) 커패시턴스 커플링(coupling)으로 인해 상기 T12 게이트 전압을 과도하게 승압하는 것을 방지하기 위한 리커(leaker) 디바이스이다. 상기 트랜지스터들(T15와 T16) 접합부의 전압은 상기 트랜지스터(T12)의 게이트에 인가되고, 이는 턴 온되어 상기 승압 커패시터(CB)를 V_cc에 따라서 0V 및 약 1V 사이에서 선형적으로 프리차지한다.

도 7에 도시한 바와 같이, 상기 BOOST_CLK 전압은 68에서 상기 BOOST_CLK 전압 곡선의 일부분에 의해 표시된 바와 같이 트랜지스터(T12)의 클램프 작용으로 인해 증가한다. 그러나, 상기 BOOST_CLK가 도달할 수 있는 최대 전압은 상기 하위 클램프(56)에 의해 최소값(VL)으로 제한된다. 이러한 방식으로, 상기 BOOST_CLK은 상기 전압(VL)으로 프리차지된다. 상기 하위 클램프(56)의 작용은 V_cc 변동에 따른 상기 승압 워드라인 전압의 변동을 줄이며, 이는 아래서 기술한다.

상기 2 내지 5ns 시간 기간의 만료 후에, 상기 논리 회로(60)는 상기 트랜지스터들(T4와 T6)을 턴 온하는 높은 출력을 생성하고, 상기 논리회로(64)는 상기 상위 클램프(54)를 상기 승압기(52)에 연결하도록 T11을 턴 온 한다. T5는 오프 상태로 남아 있는다.

이러한 조건들 하에서, 상기 승압 커패시터(CB)는 상기 트랜지스터들(T4와 T6)을 통해서 V_cc와 연결되고 상기 주 "반동" 전압을 생성한다. 이는 상기 워드라인 전압이 도 7의 70에서 표시된 바와 같이 V_cc를 초과하도록 상승하는 결과를 초래한다. 그러나, 상기 BOOST_CLK 전압은 상기 상위 클램프(54)에 의해서 최대 값(VH)으로 제한되므로 게이트 간섭을 일으킬 수 있는 정도로 상기 워드라인(WL)이 상승하는 것을 방지한다. 상기 상위 클램프(54)의 동작 역시 V_cc 변동에 따른 상기 워드라인 변동을 줄인다.

상기 ATD펄스의 종료로부터 예를 들어 50ns와 같은 소정 시간 기간 후에, 상기 논리회로들(60과 64)은 상기 트랜지스터들(T4와 T11)을 턴 오프하고 상기 승압기(52)로부터 상기 상위 클램프(54)를 연결해제하는 낮은 출력을 생성한다. T5는 턴 온된다. 그 다음, 상기 워드라인 전압은 다른 동작의 준비로 미도시된 회로들에 의해서 0으로 줄어든다.

상기 상위 클램프(54)는 소정의 게이트 전압을 상기 트랜지스터(T6)에 인가함으로써 기능한다. 만일 상기 승압 커패시터(CB) 양단에서 생성되고 상기 트랜지스터(T6)의 상기 소스에서 나타나는 상기 반동 전압은 트랜지스터(T6)의 게이트 전압을 초과하려 하여 상기 트랜지스터(T6)는 턴 오프되고 상기 커패시터(CB)를 V_cc로부터 연결해제할 것이다. 이는 상기 커패시터(CB)가 더 충전되는 것을 방지하고, 상기 BOOST_CLK 전압이 상기 최대값(VH)을 초과하는 것을 방지한다.

상기 커패시터(CB)에 적용되는 최대 BOOST_CLK 전압은 상기 트랜지스터들(T6, T9 및 T10)의 문턱 전압에 의해 결정된다. 좀더 구체적으로, 상기 최대 BOOST_CLK 전압 V_CB = VT₉ + VT₁₀ -VT₆이고, 여기서 VT₉, VT₁₀ 그리고 VT₆은 각각 상기 트랜지스터들(T9, T10 그리고 T6)의 문턱 전압들이다. 상기 트랜지스터(T6)는 C6에서 점선으로 예시한 소스 투 게이트 커패시턴스를 갖는다. 이는 상기 트랜지스터들(T9, T10 및 T11)을 통하는 전류 흐름을 생성하는 승압 효과를 제공하여 문턱 전압 강하가 상기 트랜지스터들(T9와 T10) 양단에서 생성되도록 한다. 상기 트랜지스터(T8)는 상기 승압 전압으로부터 상기 논리회로(60)를 격리시킨다.

상기 하위 클램프(56)는 상기 값(VL)에 해당하는 소정의 최소 전압을 상기 커패시터(CB)에 제공함으로써 상기 상위 클램프(54)와 유사한 방식으로 기능한다. 상기 커패시터(CB)에 적용되는 전압(VL)은 상기 트랜지스터들(T12, T13 및 T14)의 문턱 전압들의 합과 동일하다.

상기 클램프들(54와 56)에서, 상기 PMOS 와 NMOS의 직렬 접속이 바람직한바, 이는 문턱 전압 변동에 의존하는 과정을 삭제하는 경향이 있기 때문이다. 상기 트랜지스터(T12)는 상기 트랜지스터(T13 내지 T15)보다 상당히 크게 만들어지는바, 이는 상기 프리차지 기간(68) 동안 상기 승압 커패시터(CB)에 대한 전체 충전 전류를 통과시켜야만 하기 때문이다.

본 발명의 워드라인 드라이버 회로(50)는 상기 설명한 바와 같이 상기 최대 및 최소 승압 전압들을 소정의 한계 값으로 제한하도록 설계될 수 있다. 대안적으로, 상기 드라이버 회로(50)는 상기 최대 및 최소 승압 전압들이 V_cc에 따라 변동하도록 하지만 종래보다 그 변동이 매우 낮도록 설계될 수 있다.

공칭(nominal) 공급 전압이 V_cc=3V인 전형적인 워드라인 승압기에서, V_cc의 실제 값은 V_ccmin=2.7V 내지 V_ccmax=3.6V 정도의 범위 내에서 변동한다. 이러한 예시적인 경우에서, 본 워드라인 드라이버 회로는 상기 읽기 워드라인 전압을 4V 내지 4.6V 정도의 범위에 해당하도록 상기 승압된 값을 제한하도록 설계될 수 있다.

도 8의 곡선(72)으로 예시된 바와 같이, 도 1에 도시된 종래 승압 회로(2)에서 V_cc에 대한 상기 워드라인 전압(V_WL)의 변화는

로 수학적으로 나타낼 수 있다. 여기서 상기 식의 CB와 CL은 상기 승압 커패시터(CB)와 워드라인 커패시터(CL)의 커패시턴스 값들이다. 비율(CB/(CL + CB))은 "승압률"(BR)로 알려져 있다. 상기 곡선은 급경사이고, V_cc에 대해서 V_WL의 큰 변동을 나타낸다.

곡선(74)은 상기 상위 클램프(54)만 제공되는 경우를 예시한다. 일단 V_cc가 상기 클램프 메커니즘을 활성화하기에 충분하게 높아지면, 상기 워드라인 전압은 V_cc를 따르고, 이는 상기 곡선(72)보다 경사가 작아, 전체적으로 작은 변동을 나타낸다.

곡선(76)은 상기 상위 클램프(54)와 상기 하위 클램프(56)가 모두 제공되는 경우를 예시한다. 상기 V_WL의 변화는

로 나타나며, 이는 상기 두가지 경우보다 낮다. 예를 들어서, 승압률(Br)=0.6 이라면, 상기 변동은 종래 구성에서 V_WL=1.6V_cc이고, 상기 상위 클램프(54)만 사용한 경우에는 V_WL=V_cc, 그리고 상기 상위 및 하위 클램프들이 제공된 경우에는 V_WL=0.4V_cc가 된다.

도 8에서 볼 수 있듯이, 상기 분기점(78)에서 상기 곡선(74)이 상기 상위 클램프(54)의 역할에 의해서 상기 곡선(72)로부터 분기되고, 분기점(80)에서 상기 곡선(76)이 상기 하위 클램프(56)의 역할에 의해서 상기 곡선(74)으로부터 분기된다.

요약 하자면, 본 발명은 종래 기술의 단점들을 극복하고, 게이트 간섭을 방지하는 승압 회로를 포함하여 이전에 달성되는 것보다 공급 전압에 따른 워드라인 전압 변동을 줄일 수 있는 워드라인 드라이버를 제공한다. 이는 또한 최소 읽기 전압을 보장한다.

본 명세서의 교시사항을 습득한 기술분야의 당업자들에게는 본 발명의 범위를 벗어남이 없이 다양한 변경들이 가능할 것이다. 예를 들어, 도 6에서 상기 트랜지스터들(T13 내지 T15)은 상기 트랜지스터(T12)와 직렬로 연결될 수 있다. 그러나, 이러한 실시예는 상기 트랜지스터들(T13 내지 T15)의 크기를 상기 트랜지스터(T12)의 크기 만큼 증가시켜야 하기 때문에 예시된 구성보다 덜 바람직하다. 도시된 구성들은 상기 트랜지스터들(T13 내지 T15)은 작은 크기로서 상기 트랜지스터(T12)에 원하는 게이트 바이어스를 인가하는 그들의 기능을 여전히 수행할 수 있도록 한다.

본 발명은 일반적으로 미세전자 집적 회로 기술에 관한 것이고, 더 구체적으로는 플래시 이이피롬 워드라인 드라이버에 관한 것이다.

Claims (28)

1. 워드라인 드라이버(50)에 있어서,

   승압 노드(BOOST_CLK)와 워드라인(WL) 사이에 연결된 승압 커패시터(CB)를 포함하는 승압기(52)와;

   상기 워드라인(WL)을 공급 전압(V_cc)으로 프리차지(precharging)하는 프리차지 수단들(58, T3)과;

   하위 클램프(56)와, 여기서 상기 승압기(52) 및 상기 하위 클램프(56)는 상기 워드라인(WL)이 상기 공급 전압(V_cc)으로 프리차지된 후 상기 승압 노드(BOOST_CLK)를 프리차지 전압으로 프리차지 하고, 상기 프리차지 전압 양은 상기 공급 전압(V_cc)의 레벨에 따르며; 그리고

   상기 워드라인 전압을 상기 공급 전압(V_cc)보다 높은 레벨로 승압하기 위해서 상기 프리차지된 승압 노드(BOOST_CLK)를 상기 공급 전압(V_cc)과 커플링하고, 그리고 상기 승압 노드(BOOST_CLK)에 인가된 전압 레벨의 최대값을 제한하는 상위 클램프(54)를 포함하는 커플링 수단들(T4-T11, 60-64)을 포함하는 것을 특징으로 하는 워드라인 드라이버.
2. 제 1항에 있어서, 상기 상위 클램프(54)는:

   상기 공급 전압과 상기 커패시터(CB) 사이에 연결된 전계 효과 트랜지스터(FET)(T6)와; 그리고

   상기 FET(T6)의 게이트 전압을 소정의 값으로 제한하는 레귤레이터(T9 및 T10)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
3. 제 2항에 있어서,

   상기 공급 전압은 상기 공급 전압이 나타나는 제 1종단(V_cc)과 상기 공급 전압보다 낮은 전압이 나타나는 제 2종단(접지)을 갖는 전원(13)에 의해 생성되고;

   상기 FET(T6)는 상기 제 1종단에 연결되고; 그리고

   상기 레귤레이터(T9 및 T10)는 상기 FET의 게이트와 상기 제 2종단(접지) 사이에 연결되는 것을 특징으로 하는 워드라인 드라이버.
4. 제 2항 또는 제 3항에 있어서,

   상기 레귤레이터(T9 및 T10)는 다이오드-연결 NMOS FET(T10)와 직렬로 연결된 다이오드-연결 PMOS FET(T9)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
5. 제 1항에 있어서,

   상기 하위 클램프(56)는 상기 워드라인 전압을 소정의 시간 동안 상기 공급 전압보다 높고 상기 최대값보다 낮은 최소값으로 제한하는 것을 특징으로 하는 워드라인 드라이버.
6. 제 5항에 있어서,

   상기 승압기는 상기 공급 전압과 상기 워드라인 사이에 연결된 커패시터를 포함하고,

   상기 하위 클램프(56)는 상기 공급 전압과 상기 커패시터 사이에 연결되고,

   상기 하위 클램프(56)는:

   상기 공급 전압과 상기 커패시터(CB) 사이에 연결된 전계 효과 트랜지스터(FET)(T12)와; 그리고

   상기 FET(T12)의 게이트 전압을 소정의 값으로 제한하는 레귤레이터(T13, T14)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
7. 제 6항에 있어서,

   상기 레귤레이터(T13 및 T14)는 다이오드-연결 NMOS FET(T14)와 직렬로 연결된 다이오드-연결 PMOS FET(T13)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
8. 제 1항에 있어서,

   상기 상위 클램프(54)는 P-채널 디바이스(T9)와 진성(intrinsic) 디바이스(T10)를 포함하는 것을 특징으로 하는 워드라인 드라이버.
9. 플래시 이이피롬(Electrically-Erasable Programmable Read-Only Memory)(EEPROM)(10)에 있어서,

   다수의 부동게이트 트랜지스터 메모리 셀들(32)과;

   상기 메모리 셀들(32)에 연결된 워드라인(WL)과;

   전기적 공급 전압(V_cc)을 생성하는 전원(13)과; 그리고

   승압된 워드라인 전압을 상기 워드라인(WL)에 제공하는, 제 1항에서 청구된 워드라인 드라이버(50)를 포함하는 것을 특징으로 하는 플래시 이이피롬.
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