DE69903966T2

DE69903966T2 - Wortleitungstreiber für flash eeprom

Info

Publication number: DE69903966T2
Application number: DE69903966T
Authority: DE
Inventors: Takao Akaogi; S. Bill; P. Gutala; S. Su
Original assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Current assignee: Spansion LLC
Priority date: 1998-10-05
Filing date: 1999-09-21
Publication date: 2003-09-18
Anticipated expiration: 2019-09-22
Also published as: WO2000021094A1; TW454193B; KR100578581B1; KR20010100877A; US6134146A; DE69903966D1; EP1116240B1; JP2002527849A; EP1116240A1

Description

Technisches Gebiet

Die vorliegende Erfindung bezieht sich im allgemeinen auf die Technik von mikroelektronisch integrierten Schaltungen und insbesondere auf einen Wortleitungstreiber für einen elektrisch löschbaren programmierbaren Flash- Festwertspeicher (Flash-EEPROM = Flash Electrically-Erasable Programmable Read-Only-Speicher).

Hintergrund der Technik

Die EP-A-0 814 481 offenbart eine Boost-Schaltung zur Verwendung mit einer nichtflüchtigen Speichervorrichtung. Die Boost-Schaltung umfasst eine Steuerschaltung, einen Boost-Kondensator und eine Treiberschaltung. Die Schaltung ist in dem Lesemodus der Speichervorrichtung aktiviert und liefert eine Lesespannung, die höher als die Versorgungsspannung ist. Die Treiberschaltung umfasst ebenfalls eine Klemmdiode, die die Boost-Spannung begrenzt.
Eine mikroelektronischer, flash- oder block-löschbare, elektrisch löschbarer programmierbarer Flash- oder Block-Festwertspeicher (Flash-EEPROM) umfasst ein Array von Zellen, die unabhängig programmiert und gelesen werden können. Die Größe jeder Zelle und dadurch des Speichers werden durch Weglassen ausgewählter Transistoren klein ausgestaltet, was es den Zellen ermöglichen würde, unabhängig gelöscht zu werden. Alle Zellen werden zusammen als ein Block gelöscht.
Ein Speicher dieser Art umfasst einzelne Metalloxidhalbleiter (MOS)-Feldeffekttransistor-Speicherzellen, wobei jede dieser eine Source, einen Drain, ein Floating-Gate und ein Steuergate umfasst, an die verschiedene Spannungen angelegt werden, um die Zelle mit einer binären 1 oder 0 zu programmieren oder alle Zellen als ein Block zu löschen.
Die Zellen sind in einem rechtwinkligen Array von Zeilen und Spalten verbunden, wobei die Steuergates der Zellen in einer Zeile mit einer jeweiligen Wortleitung verbunden sind, und die Drains der Zellen in einer Spalte mit einer jeweiligen Bitleitung verbunden sind. Die Sources der Zellen sind zusammengeschaltet. Diese Anordnung ist als eine NOR-Speicherkonfiguration bekannt.
Eine Zelle wird durch Anlegen von typischerweise 9 V an das Steuergate, 5 V an den Drain und Erdung der Source programmiert, was verursacht, dass heiße Elektronen aus der Drainverarmungsregion in das Floating-Gate injiziert werden. Bei Entfernen der Programmierspannungen werden die injizierten Elektronen in dem Floating-Gate eingefangen und erzeugen darin eine negative Spannung, die die Schwellenspannung der Zelle auf einen Wert von mehr als ungefähr 4 V erhöht.
Die Zelle wird durch Anlegen von typischerweise 5 V an das Steuergate, 1 V an die Bitleitung, mit der der Drain verbunden ist, Erdung der Quelle und Abfühlen des Bitleitungsstroms gelesen. Wenn die Zelle programmiert und die Schwellenspannung relativ hoch ist (4 V), wird der Bitleitungsstrom Null oder mindestens relativ niedrig sein. Wenn die Zelle nicht programmiert oder gelöscht ist, wird die Schwellenspannung relativ niedrig sein (2 V), die Steuergatespannung wird den Kanal verstärken und der Bitleitungsstrom wird relativ hoch sein.
Eine Zelle kann auf verschiedene Weisen gelöscht werden. Bei einer Anordnung wird eine Zelle durch Anlegen von typischerweise 12 V an die Source, Erdung des Steuergates und dadurch, dass dem Drain Gelegenheit gegeben wird, zu floaten, gelöscht. Dies bewirkt, dass die Elektronen, die in das Floating-Gate während der Programmierung injiziert wurden, durch den Fowler- Nordheim-Tunneleffekt aus dem Floating-Gate durch die dünne Tunneloxidschicht zu der Source entfernt werden. Alternativ kann eine Zelle durch Anlegen einer negativen Spannung von der Größenordnung von -10 V an das Steuergate, Anlegen von 5 V an die Source und dadurch, dass dem Drain Gelegenheit gegeben wird zu floaten, gelöscht werden.
Energieversorgungsspannungen für Flash-EEPROMs werden zusammen mit der Verringerung der Strukturgrößen verringert. Eine Versorgungsspannung von 5 V ist seit einiger Zeit Industriestandard. Mit der Verringerung von Strukturgrößen auf Werte der Größenordnung von 0,35 und 0,25 Mikron wurden jedoch Energieversorgungsspannungen auf 3 V oder kleiner verringert, um die Anlegung übermäßiger Spannungen an die kleineren Zellelemente zu verhindern.
Eine Speicherzelle wird herkömmlicherweise durch Anlegen der positiven Energieversorgungsspannung Vcc (herkömmlicherweise 5 V) an das Gate der Zelle über die entsprechende Wortleitung gelesen. Mit kleineren Zellen und Versorgungsspannungen von 3 V oder kleiner wurde jedoch ein Problem dadurch angetroffen, dass das Anlegen von Vcc an das Gate nicht genug Zellstrom erzeugt, um einen zuverlässigen Lesevorgang sicherzustellen.
Eine Teillösung für dieses Problem besteht darin, eine Booster-Schaltung bereitzustellen, die die Wortleitungsleseimpulsspannung (Zellgatespannung) auf einen Wert größer als Vcc hochtreibt, wodurch der Lesestrom erhöht wird. Eine vorbekannte Booster-Schaltung 2 ist in Fig. 1 dargestellt. Ein Boost- Kondensator CB ist mit einem PMOS-Transistor T1 zwischen der Versorgungsspannung Vcc und einer Wortleitung WL in Reihe geschaltet. Die Lastkapazität der Wortleitung WL wird durch eine Kapazität CL dargestellt, die zwischen der Wortleitung WL und Masse erscheint.
Ein weiterer PMOS-Transistor T2 ist zwischen Vcc und der Wortleitung WL geschaltet. Eine Logikschaltung 4 umfasst einen mit dem Gate des Transistors T2 verbundenen Ausgang und einen Eingang, der geschaltet ist, um ein Adressenübergangsdetektor-Signal (ATD-Signal = Address Transition Detector signal) zu empfangen. Das ATD-Signal wird ebenfalls an eine andere Logik schaltung 6 angelegt, die einen mit dem Gate des Transistors T1 verbundenen Ausgang aufweist.
Das ATD-Signal ist ein Impuls, der für eine bestimmte Zeitdauer, typischerweise 10 ns, als Antwort auf eine Erfassung einer Änderung eines logischen Zustands eines Eingangsadressenstifts erzeugt wird. Die Änderung kann von einer logischen "1" in eine logische "0" oder umgekehrt sein. Mit Bezug auf Fig. 2 legt als Antwort auf den ATD-Impuls die Logikschaltung 4 an den Transistor T2 0 V an, was ihn anschaltet und die Wortleitung WL mit der Versorgungsspannung Vcc verbindet. Während dieser Zeitspanne schaltet die Logikschaltung 6 den Transistor T1 aus und trennt den Boost-Kondensator CB von Vcc. Somit wird Vcc an die Wortleitung WL angelegt, und die Wortleitungsspannung VWL = Vcc. Dieser Vorgang lädt die Wortleitung WL vor.
Am Ende des ATD-Impulses schaltet die Logikschaltung 4 den Transistor T2 aus, um die Wortleitung WL von Vcc zu trennen. Die Logikschaltung 6 schaltet den Transistor T1 an, um den Boost-Kondensator CB mit Vcc zu verbinden. Eine Spannung BOOST_CLK, die über dem Kondensator CB erscheint (an der Source des Transistors C1), wird als ein "Kick"-Signal oder -Spannung bezeichnet, und veranlasst, dass die Wortleitungskapazität CL in Übereinstimmung mit dem Kondensatorteilereffekt aufgeladen wird. Die Wortleitungsspannung VWL erhöht sich auf einen Wert VH, der größer als Vcc, typischerweise 4 bis 5 V für Vcc = 3 V, ist.
Die Wortleitungsspannung VWL wird dadurch über die Versorgungsspannung Vcc für die Dauer des Leseimpulses hochgetrieben, was verursacht, dass ausreichender Strom durch eine mit der Wortleitung WL verbundene Speicherzelle fließt, um einen zuverlässigen Lesevorgang sicherzustellen. Ein Problem existiert jedoch bei dieser vorbekannten Booster-Schaltung 2 dadurch, dass sich die hochgetriebene Spannung VH mit Vcc verändert, die sich selber auf Grund von Temperatur und anderen Zuständen ebenfalls verändern kann.
Wenn die hochgetriebene Leseschaltung zu hoch wird, kann sie einen Zustand erzeugen, der als "Gate-Störung (gate disturb)" bekannt ist, bei dem Zellen an der gleichen Wortleitung wie die Zelle, die gelesen wird, unerwünschte Elektronen aufweisen werden, und dadurch negative Ladung an ihr Floating- Gate auf Grund der hohen Steuergatespannung übertragen wird. In einem extremen Fall kann dies veranlassen, dass eine gelöschte Zelle programmiert wird.

OFFENBARUNG DER ERFINDUNG

Es ist eine Aufgabe der vorliegenden Erfindung einen Wortleitungstreiber für einen elektrisch löschbaren programmierbaren Flash-Festwertspeicher (Flash- EEPROM) bereitzustellen, der die oben beschriebenen Einschränkungen des Stands der Technik überwindet.
Genauer gesagt umfasst ein elektrisch löschbarer programmierbarer Flash- Festwertspeicher (Flash-EEPROM) eine Mehrzahl von Floating-Gate-Transistorspeicherzellen, eine Mehrzahl von mit den Zellen verbundenen Wortleitungen und eine Energiequelle zum Erzeugen einer niedrigen Energieversorgungsspannung von der Größenordnung von 3 V oder kleiner. Ein Wortleitungstreiber umfasst einen Booster zum Hochtreiben der Versorgungsspannung, um eine Wortleitungslesespannung zu erzeugen, die höher als die Versorgungsspannung ist, und Anlegen der Wortleitungsspannung an eine Wortleitung.
Eine Hochklemmspannungsschaltung begrenzt einen Höchstwert der Wortleitungsspannung, um eine Lesestörung zu verhindern. Die Hochklemmspannungsschaltung kann vorgesehen sein, um einen Betrag zu verringern, mit dem sich der Höchstwert mit der Versorgungsspannung verändert, oder um den Höchstwert auf im wesentlichen einen vorbestimmten Wert zu begrenzen.
Eine Niederklemmspannungsschaltung begrenzt die Wortleitungsspannung auf einen Mindestwert, der höher als die Versorgungsspannung und niedriger als der Höchstwert für eine vorbestimmte Zeitdauer am Anfang des Lesevorgangs ist, um sicherzustellen, dass die Zellen einen ausreichenden Lesestrom aufweisen, und um den Betrag zu verringern, mit dem sich der Mindestwert mit der Versorgungsspannung verändert.
Der Booster umfasst einen zwischen der Energiequelle und den Wortleitungen geschalteten Kondensator. Die Hoch- und Niederklemmspannungsschaltungen umfassen jeweils einen zwischen der Leistungsquelle und dem Kondensator geschalteten FET und einen Regler zum Begrenzen der Schwellenspannung des FET auf einen vorbestimmten Wert. Jeder Regler umfasst einen als Diode geschalteten NMOS-FET, der mit einer als Diode geschalteten PMOS-FET in Reihe geschaltet ist, und weist somit eine verringerte Empfindlichkeit gegen Prozessveränderungen auf.
Diese und andere Merkmale und Vorteile der vorliegenden Erfindung werden Fachleuten aus der folgenden ausführlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen offensichtlich, in denen sich gleiche Bezugsziffern auf gleiche Teile beziehen.

FIGURENKURZBESCHREIBUNG

Fig. 1 ist ein elektrisches Schemaschaltbild, das eine Booster-Schaltung für einen vorbekannten Wortleitungstreiber darstellt;
Fig. 2 ist ein Timing-Diagramm, das den Betrieb der Booster-Schaltung von Fig. 1 darstellt;
Fig. 3 ist ein vereinfachtes elektrisches Schemaschaltbild eines Flash- EEPROM;
Fig. 4 ist Fig. 3 ähnlich, wobei jedoch ein Flash-EEPROM darstellt wird, der in Seiten oder Bänke angeordnete Zellen aufweist.
Fig. 5 ist eine vereinfachte Teilschnittansicht eines Flash-EEPROM, die die Elemente der Zellen desselben darstellt;
Fig. 6 ist ein elektrisches Schemaschaltbild, das einen Wortleitungstreiber darstellt, der die vorliegende Erfindung verkörpert;
Fig. 7 ist ein Timing-Diagramm, das den Betrieb des Wortleitungstreibers von Fig. 6 darstellt; und
Fig. 8 ist eine Kurve, die die Änderung der Wortleitungsspannung mit der Energieversorgungsspannung für die vorliegende Erfindung verglichen mit dem Stand der Technik darstellt.

BETRIEBSART(EN) ZUM DURCHFÜHREN DER ERFINDUNG

Fig. 3 veranschaulicht die Grundkonfiguration eines elektrisch löschbaren programmierbaren Festwertspeichers (EEPROM) vom NOR-Typ 10, auf den die vorliegende Erfindung vorteilhafterweise angewendet wird. Der Speicher 10 umfasst eine Mehrzahl von Kern- oder Speicherzellen, die in einer rechtwinkligen Matrix oder Array von Zeilen und Spalten angeordnet sind. Jede Zeile ist einer Wortleitung zugeordnet, während jede Spalte einer Bitleitung zugeordnet ist.
Unter der Annahme, dass es n Spalten und m Zeilen gibt, werden die Bitleitungen mit BL&sub0; bis BLn und die Wortleitungen mit WL&sub0; bis WLm gekennzeichnet. Geeignete Spannungen werden an die Bitleitungen durch einen Bitleitungstreiber 12 angelegt, während geeignete Spannungen an die Wortleitungen durch einen Wortleitungstreiber 14 angelegt werden. Die an die Treiber 12 und 14 angelegten Spannungen werden von einer Energiequelle 13 unter der Steuerung eines Controllers 15 erzeugt, der typischerweise ein Mikroprozessor oder eine auf der Platine befindliche Ablausteuereinheit ist.
Die Energiequelle 13 kann auf der Platine und/oder außerhalb der Platine befindliche Energieversorgungen aufweisen, die die erforderlichen Spannungen erzeugen, beispielsweise eine Schaltungsanordnung zum selektiven Anlegen der Spannungen an die Treiber 12 und 14. Die Energieversorgungen können Ladungspumpen aufweisen, wie es in der Technik bekannt ist. Der Controller 15 steuert ebenfalls die Treiber 12 und 14, um die Speicherzellen einzeln oder zusammen, wie es nachstehend beschrieben wird, zu adressieren.
Die Einzelheiten der Energiequelle 13 und des Controllers 15 sind nicht das besondere Thema der vorliegenden Erfindung und werden nicht ausführlich beschrieben. Ein darstellendes Beispiel, wie Energieversorgungen und eine Schaltungsanordnung verwendet werden, um verschiedene Spannungen an die Elemente eines Flash-EEPROMs anzulegen, werden in dem US-Patent Nr. 5 077 691 mit dem Titel "FLASH EEPROM ARRAY WITH NEGATIVE GATE VAGE ERASE OPERATION", erteilt am 31. Dezember 1991 an Sameer S. Haddad u. a., gefunden. Dieses Patent wird hier durch Bezug in ihrer Gesamtheit aufgenommen.
Eine Speicherstelle ist an jeder Verbindungsstelle einer Wortleitung und einer Bitleitung positioniert. Jede Zelle umfasst einen Metalloxidhalbleiter (MOS)- Feldeffekttransistor (FET) mit einer Source, einem Drain, einem Gateoxid und einem Steuergate. Die Zellen eines Flash-EEPROMs unterscheiden sich von herkömmlichen FETs dadurch, dass sie zusätzlich ein Floating-Gate und eine unterhalb des Gateoxids und Steuergates angeordnete Tunneloxidschicht aufweisen.
Die in Fig. 3 dargestellten Zellen werden mittels der Schreibweise Tn,m gekennzeichnet, wobei n die Zeilen(Wortleitungs)nummer und m die Spalten(Bitleitungs)nummer ist. Die Steuergates der Zellen sind mit jeweiligen Wortleitungen verbunden, und die Drains der Zellen sind mit jeweiligen Bitleitungen verbunden, wie es dargestellt ist. Die Sources aller Zellen sind mit der Energiequelle 13 verbunden.
Eine Zelle wird durch Anlegen von typischerweise 9 V an das Steuergate, 5 V an den Drain und Erdung der Quelle programmiert, was verursacht, dass heiße Elektronen von der Drainverarmungsregion in das Floating-Gate injiziert werden. Bei Entfernen der Programmierspannungen werden die injizierten Elektronen in dem Floating-Gate eingefangen und erzeugen darin eine negative Ladung, die die Schwellenspannung der Zelle auf einen Wert von mehr als ungefähr 4 V erhöht.
Die Zelle wird durch Anlegen von typischerweise 5 V an das Steuergate und 1 V an die Bitleitung, mit der der Drain verbunden ist, Erdung der Source und Abfühlen des Bitleitungsstroms gelesen. Wenn die Zelle programmiert und die Schwellenspannung relativ hoch ist (4 V), wird der Bitleitungsstrom Null oder mindestens relativ niedrig sein. Wenn die Zelle nicht programmiert oder gelöscht ist, wird die Schwellenspannung relativ niedrig (2 V) sein, die Steuergatespannung den Kanal verstärken und der Bitleitungsstrom relativ hoch sein.
Das Lesen wird vorzugsweise unter Verwendung von Abfühlverstärkern und eines Referenzstromarrays durchgeführt. Die Einzelheiten dieser Elemente sind nicht das besondere Thema der vorliegenden Erfindung.
Eine Zelle kann auf verschiedene Weisen gelöscht werden. Bei einer Anordnung wird eine Zelle durch Anlegen von typischerweise von 12 V an die Source, Erdung des Steuergates und dadurch, dass dem Drain Gelegenheit gegeben wird, zu floaten, gelöscht. Dieses veranlasst, dass die Elektroden, die in das Floating-Gate während der Programmierung injiziert wurden, durch den Fowler-Nordheim-Tunneleffekt aus dem Floating-Gate durch die dünne Tunneloxidschicht zu der Source entfernt werden. Alternativ kann eine Zelle durch Anlegen einer negativen Spannung von der Größenordnung von -10 V an das Steuergate, Anlegen von 5 V an die Source und dadurch, dass dem Drain Gelegenheit gegeben wird zu floaten, gelöscht werden.
Fig. 4 veranschaulicht einen weiteren Flash-EEPROM-Speicher 16, der dem Speicher 10 mit der Ausnahme ähnlich ist, dass die Zellen in einer Mehrzahl, bei dem veranschaulichten Beispiel zwei, von Bänken (ebenfalls als Seiten oder Sektoren bekannt) aufgeteilt werden, wobei jede dieser unabhängig programmiert, gelöscht und gelesen werden kann. Der Speicher 16 umfasst eine erste Zellbank 18 und einen zweite Zellbank 20. Die Speicherzellen in der ersten Bank 18 werden auf die gleiche Art und Weise wie in Fig. 3 gekennzeichnet, während ein Strichsymbol zu den Kennzeichnungen der Zelle bei der zweiten Bank 20 hinzugefügt werden. Die Wortleitungen der Bänke 18 und 20 werden mit getrennten Wortleitungstreibern 14a bzw. 14b verbunden.
Zusätzlich zu den Speicherzellen umfasst jede Bank 18 und 20 einen Auswahltransistor für jede Bitleitung. Die Auswahltransistoren für die Bänke 18 und 20 werden mit S&sub0; bis Sn bzw. S&sub0;' bis Sn' gekennzeichnet. Die Drains der Auswahltransistoren sind mit den jeweiligen Bitleitungen verbunden, während die Sources der Auswahltransistoren mit den Drains der Transistoren für die Wortleitungen WL&sub0; bis WLm und WL&sub0;' bis WLm' verbunden sind.
Die Auswahltransistoren unterscheiden sich von den Speicherzelltransistoren dadurch, dass sie herkömmliche MOSFETs sind und ihnen Floating-Gates fehlen. Die Auswahltransistoren sind Schaltelemente und keine Speicherelemente. Die Gates der Auswahltransistoren für die Bank 18 sind mit einem Bankauswahlausgang BS&sub1; eines Sektordecodierers 15a verbunden, während die Gates der Auswahltransistoren für die Bank 20 mit einer Bankauswahlausgabe BS&sub2; eines Sektordecodierers 15b verbunden sind.
Die Sources der Zellen in der Bank 18 sind mit einer gemeinsamen Sourceversorgungsspannung Vss1 verbunden, während die Sources der Zellen in der Bank 20 mit einer gemeinsamen Sourceversorgungsspannung Vss2 verbunden sind.
Die Bank 18 wird durch Anlegen eines logisch hohen Signals an die Bankauswahlleitung BS&sub1; ausgewählt, das die Transistoren S&sub0; bis Sn einschaltet und die Bitleitungen BL&sub0; bis BLn mit den darunter liegenden Speicherzellen verbindet. Die Bank 18 wird durch Anlegen eines logisch niedrigen Signals an die Bankauswahlleitung BS deaktiviert, was die Transistoren S&sub0; bis Sn abschaltet und die Speicherzellen von den Bitleitungen trennt. Die Bank 20 wird auf eine im wesentlichen gleiche Art und Weise unter Verwendung des Bankauswahlsignals BS&sub2; und der Auswahltransistoren S&sub0;' bis Sn' ausgewählt und deaktiviert. Der Betrieb des Speichers 16 ist im wesentlichen demjenigen des Speichers 10 mit der Ausnahme ähnlich, dass die Programmier-, Lösch- und Leseopera tionen an den Bänken 18 und 20 sequentiell und unabhängig durchgeführt werden.
Fig. 5 ist eine vereinfachte Schnittansicht, die den Aufbau der einzelnen Speicherzellen des Speichers 10 oder 16 darstellt. Der Speicher wird auf einem Silizium- oder anderem Halbleitersubstrat 30 ausgebildet. Drei löschbare Speicherzellen 32 sind dargestellt, wie sie auf einer Oberfläche 30a des Substrats 30 ausgebildet sind, die jeweils eine Metalloxidhalbleiter(MOS)- Feldeffekttransistor(FET)-Struktur mit einer Source 34, einem Drain, einer zwischendielektrischen Schicht 38 und einem unter einer Tunneloxidschicht 48 liegenden Kanal 40 aufweist. Ein Polysiliziumsteuergate 44 ist über jeder Gateoxidschicht 38 ausgebildet, und ein Polysilizium-Floating-Gate 48 und die Tunneloxidschicht 48 sind unterhalb des Steuergates 44 über dem Kanal 40 ausgebildet.
Jedes Paar von Zellen 32 ist angeordnet, um sich eine gemeinsame Source 34 und einen gemeinsamen Drain 36 zu teilen. Die Sources 34 sind mit einer gemeinsamen Sourceleitung verbunden, während eine Bitleitungsverbindung 49 an jedem Drain 36 ausgebildet ist.
In Übereinstimmung mit der vorliegenden Erfindung umfassen die in Fig. 3 und 4 dargestellten Wortleitungstreiber eine Wortleitungstreiberschaltung 50 für jede Wortleitung WL, wie es in Fig. 6 dargestellt ist. Die Schaltung 50 umfasst einen Wortleitungs-Booster 52, eine Hochklemmspannungsschaltung 54 und eine Niederklemmspannungsschaltung 56. Die Kapazität der Wortleitung WL ist bei CL angegeben, wie es oben mit Bezug auf Fig. 1 beschrieben ist.
Der Booster 52 umfasst einen Boost-Kondensator CB, der mit der Kapazität CL in Reihe geschaltet ist, einen PMOS-Transistor T3, der zwischen Vcc und der Wortleitung BL geschaltet ist, und eine Logikschaltung 58, die einen Eingang aufweist, der geschaltet ist, um den ATD-Impuls zu empfangen, und einen anderen Eingang, der mit der Wortleitung BL verbunden ist. Die Ausgabe der Logikschaltung 58 ist mit dem Gate des Transistors T3 verbunden.
Der Booster 52 umfasst ebenfalls einen PMOS-Transistor T4, der einen mit Vcc verbundenen Drain aufweist, und einen NMOS-Transistor T5, der eine mit Masse verbundene Source aufweist. Es sei angenommen, dass die in Fig. 3 dargestellte Leistungsquelle 13 einen ersten Anschluss aufweist, an dem Vcc erscheint, und einen zweiten Anschluss, an dem eine niedrigere Spannung, in diesem Fall Masse oder 0 V, erscheint. Der Drain des Transistors T4 ist dadurch mit dem ersten Anschluss verbunden, und die Source des Transistors T5 ist mit dem zweiten Anschluss der Energiequelle 13 verbunden.
Intrinsic-NMOS-Transistoren T6 und T7 sind zwischen den Transistoren T4 und T5 in Reihe geschaltet. Intrinsic-Transistoren unterscheiden sich von herkömmlichen NMOS-Transistoren dadurch, dass sie niedrigere Schwellenspannungen aufweisen. Während die Schwellenspannung eines herkömmlichen NMOS-Transistors von der Größenordnung von 0,8 bis 0,9 V ist, ist die Schwellenspannung eines Intrinsic-NMOS-Transistors von der Größenordnung von 0,4 bis 0,5 V. Das Gate des Transistors T7 ist mit Vcc verbunden.
Der Booster 52 umfasst ferner eine Logikschaltung 60 mit einem Eingang, der geschaltet ist, um das ATD-Signal zu empfangen, und einen Ausgang, der durch einen Inverter 62 mit dem Gate des Transistors T4 verbunden ist. Der Ausgang der Logikschaltung 60 ist ebenfalls durch einen Intrinsic-NMOS- Transistor T8 mit dem Gate des Transistors T6 verbunden. Das Gate des Transistors T8 ist mit Vcc verbunden.
Die Hochklemmspannungsschaltung 54 umfasst einen als Diode geschalteten PMOS-Transistor T9, der mit einer als Diode geschalteten Transistors T10 in Reihe geschaltet ist, wobei der Drain des Transistors T9 mit dem Gate des Transistors T6 verbunden ist. Die Diodenschaltung besteht darin, dass das Gate und der Drain des Transistors T9 zusammengeschaltet sind, und das Gate und der Drain des Transistors T10 zusammengeschaltet sind.
Die Source des Transistors T10 ist mit Masse durch einen NMOS-Transistor T11 verbunden. Eine Logikschaltung 64, die das ATD-Signal an einem Eingang empfängt, erzeugt Ausgaben, die mit den Gates der Transistoren T5 und T11 verbunden sind.
Die Niedrigklemmspannungsschaltung 56 umfasst einen Intrinsic-NMOS-Transistor T12, der zwischen Vcc und der Source des Transistors T6 geschaltet ist. Die Niederklemmspannungsschaltung 56 umfasst ebenfalls einen als Diode geschalteten PMOS-Transistor T13, der mit den als Diode geschalteten Intrinsic-NMOS-Transistoren T14 und T15 in Reihe geschaltet ist. Die Source des Transistors T15 ist mit dem Gate des Transistors T12 und ebenfalls mit Masse durch einen PMOS-Transistor T16 verbunden. Das Gate des Transistors T16 ist mit Masse verbunden, was T16 angeschaltet hält. Der Ausgang der Logikschaltung 66 ist mit dem Gate des Transistors T15 verbunden.
Die Logikschaltungen 58, 60, 64 und 66 empfangen zusätzliche und logische Steuereingänge, die nicht ausführlich beschrieben werden. Die Art und Weise, mit der die Logikschaltungen die anderen Elemente der Treiberschaltung 50 steuern, wird nachstehend dargestellt.
Die Wortleitungstreiberschaltung 50 erzeugt eine Wortleitungssignalspannung VWL in der Form eines Leseimpulses auf eine Weise, die mit derjenigen vergleichbar ist, die oben mit Bezug auf Fig. 1 beschrieben wurde. Die vorliegende Wortleitungstreiberschaltung 50 umfasst jedoch die Klemmspannungsschaltungen 54 und 56, die in Kombination mit dem Booster 52 arbeiten, um die Probleme zu überwinden, die bei der Booster-Schaltung des Stands der Technik existieren. Die Hochklemmspannungsschaltung 54 begrenzt den Höchstwert der BOOST_CLK- oder "Kick"-Spannung, die an der Source des Transistors T6 erscheint, und dadurch die Wortleitungsspannung VWL. Die Niederklemmspannungsschaltung 56 arbeitet mit dem Booster 52, um eine Vorladespannung an BOOST_CLK anzulegen. Der Betrag der Vorladung ist mit Vcc für Vcc größer als ungefähr 2 V linear veränderlich.
Mit Bezug auf Fig. 7 steuern die Logikschaltungen 58, 60, 64 und 66 den Betrieb der Treiberschaltung 52 als Antwort auf das ATD-Signal. Für die Dauer des logisch hohen ATD-Signals erzeugt die Logikschaltung 58 ein logisch niedriges Ausgangssignal, das den Transistor T3 einschaltet und die Wortleitung WL mit Vcc verbindet.
Die Logikschaltung 60 erzeugt eine niedrige Ausgabe, die von dem Inverter 62 invertiert wird und den Transistor T4 abschaltet. Die Logikschaltung 64 legt eine niedrige Ausgabe an das Gate des Transistors TL an, die T11 abschaltet, und legt eine hohe Ausgabe an das Gate des Transistors T5 an, die T5 anschaltet. Diese Zustände veranlassen, dass die Hochklemmspannungsschaltung 54 von dem Booster 52 wirksam getrennt oder deaktiviert wird. Die Logikschaltung 66 erzeugt eine niedrige Ausgabe, die den Transistor T15 abschaltet und die Niederklemmspannungsschaltung 56 von dem Booster 52 trennt.
Die Boostwirkung wird durch die abfallende Flanke des ATD-Signals initiiert. Die Logikschaltung 58 schaltet den Transistor T3 2 bis 5 ns nach ATD ab, wodurch die Wortleitung WL von Vcc nach der Anfangsvorladung getrennt wird. Die Hochklemmspannungsschaltung 54 bleibt durch die Logikschaltungen 60 und 64 während des Anfangsteils der Boostwirkung, typischerweise für 2 bis 5 ns, getrennt. Eine logische Schaltungsanordnung einschließlich eines Zeitgebers (nicht gezeigt) wird bereitgestellt, um die Logikschaltungen 58, 60, 64 und 66 zu steuern, um diese Operationen durchzuführen.
Als Antwort auf die abfallende Flanke des ATD-Signals schaltet die Logikschaltung 66 den Transistor T15 an, der einen Schaltweg von Vccc zu Masse durch die Transistoren T13 bis T16 abschließt. T16 ist eine Leaker-Vorrichtung, um zu verhindern, dass die T12 Gatespannung auf Grund der ansteigenden BOOST_CLK-Spannung und der Source/Gate-kapazitiven Kopplung des Transistors T12 zu sehr hochgetrieben wird. Die Spannung an der Verbindungsstelle der Transistoren T15 und T16 wird an das Gate des Transistors T12 an gelegt, der angeschaltet wird und den Boost-Kondensator CB auf zwischen 0 V und ungefähr 1 V linear abhängig von Vcc vorlädt.
Wie es in Fig. 7 ersichtlich ist, steigt die BOOST_CLK-Spannung auf Grund der Klemmwirkung des Transistors T12 an, wie es durch einen Teil der BOOST_CLK-Spannungskurve bei 68 angegeben ist. Die Höchstspannung, die die BOOST_CLK erreichen kann, wird jedoch durch die Niederklemmspannungsschaltung 56 auf einen Mindestwert VL begrenzt. Auf diese Art und Weise wird die BOOST_CLK auf die Spannung VL vorgeladen. Die Wirkung der Niederklemmspannungsschaltung 56 verringert die Veränderung der hochgetriebenen Wortleitungsspannung mit Veränderungen von Vcc, wie es nachstehend beschrieben wird.
Nach dem Ablauf der Zeitspanne von 2 bis 5 ns erzeugt die Logikschaltung 60 eine hohe Ausgabe, die die Transistoren T4 und T6 einschaltet, und die Logikschaltung 64 schaltet T11 an, um die Hochklemmspannungsschaltung 54 mit dem Booster 52 zu verbinden. T5 bleibt ausgeschaltet.
Unter diesen Bedingungen wird der Boost-Kondensator CB mit Vcc durch die Transistoren T6 und T7 verbunden, und erzeugt die Haupt-"Kick"-Spannung. Dies bewirkt, dass die Wortleitungsspannung über Vcc ansteigt, wie es bei 70 in Fig. 7 angegeben ist. Die BOOST_CLK-Spannung wird jedoch auf einen Höchstwert VH durch die Hochklemmspannungsschaltung 54 begrenzt und hindert somit die Wortleitung WL vom Ansteigen auf einen Pegel, die eine Gatestörung verursachen könnte. Die Wirkung der Hochklemmspannungsschaltung 54 verringert ebenfalls die Veränderung der Wortleitungsspannung mit Veränderungen in Vcc.
Nach einer vorbestimmten Zeitdauer, z. B. 40 ns nach dem Ende des ATD- Impulses, erzeugen die Logikschaltungen 60 und 64 niedrige Ausgaben, die den Transistoren T4 und T11 abschalten und die Niederklemmspannungsschaltung 54 von dem Booster 52 trennt. T5 wird angeschaltet. Die Wortlei tungsspannung wird dann auf Null durch die Schaltungsanordnung, die nicht gezeigt ist, in Vorbereitung für einen anderen Vorgang verringert.
Die Hochklemmspannungsschaltung 54 arbeitet durch Anlegen einer vorbestimmten Gatespannung an den Transistor T6, Wenn die Kick-Spannung, die über dem Boost-Kondensator CB entwickelt wird und an der Source des Transistors T6 erscheint, versucht, dessen Gatespannung zu überschreiten, wird der Transistor T6 abschalten und den Kondensator CB von Vcc trennen. Dies hindert den Kondensator CB am weiteren Aufladen und hindert die BOOST_CLK-Spannung am Überschreiten des Höchstwerts VH.
Die maximale BOOST_CLK-Spannung, die an den Kondensator CB angelegt wird, wird von den Schwellenspannungen der Transistoren T6, T9 und T10 bestimmt. Genauer gesagt ist die maximale BOOST_CLK-Spannung VCB = VT&sub9; + VT&sub1;&sub0; - VT&sub6;, wobei VT&sub9;, VT&sub1;&sub0; und VT&sub6; Schwellenspannungen der Transistoren T9, T10 bzw. T6 sind. Der Transistor T6 weist eine Source/Gate-Kapazität auf, die in einer gestrichelte Linie bei C6 dargestellt ist. Dies liefert eine Boost- Wirkung, die einen Stromfluss durch die Transistoren T9, T10 und TU erzeugt und ermöglicht, dass die über den Transistoren T9 und T10 zu erzeugende Schwellenspannung abfällt. Der Transistor T8 wird bereitgestellt, um die Logikschaltung 60 von der Boost-Spannung zu trennen.
Die Niederklemmspannungsschaltung 56 arbeitet auf eine ähnliche Art und Weise wie die Hochklemmspannungsschaltung 54 durch Anlegen einer vorbestimmten Mindestspannung an den Kondensator CB, die dem Wert VL entspricht. Die Spannung VL, die an den Kondensator CB angelegt wird, ist gleich der Summe der Schwellenspannungen der Transistoren T12, T13 und T14.
Bei den Klemmspannungsschaltungen 54 und 56 ist die Reihenschaltung von PMOS- und NMOS-Transistoren dadurch wünschenswert, da sie dazu neigt, dass sich prozessabhängige Schwellenspannungsveränderungen ausgleichen.
Der Transistor T12 wird viel größer als die Transistoren T13 bis T15 ausgestal tet, da er den gesamten Ladungsstrom für den Boost-Kondensator CB während der Vorladungszeitspanne 68 durchlassen muss.
Die vorliegende Wortleitungstreiberschaltung 50 kann ausgestaltet sein, um die maximalen und minimalen Boost-Spannungen auf vorbestimmte Grenzwerte zu begrenzen, wie es oben beschrieben ist. Alternativ kann die Treiberschaltung 50 ausgestaltet sein, so dass es den maximalen und minimalen Boost-Spannungen ermöglicht wird, sich mit Vcc zu verändern, wobei jedoch die Veränderung viel niedriger als beim Stand der Technik ist.
Bei einer typischen Wortleitungs-Booster-Schaltung mit einem Nennversorgungsspannungswert von Vcc = 3 V wird sich der tatsächliche Wert von Vcc innerhalb eines Bereichs der Größenordnung von Vcc min = 2,7 V bis Vcc max = 3,6 V verändern. Bei diesem beispielhaften Fall kann die vorliegende Wortleitungstreiberschaltung ausgestaltet sein, um den hochgetriebenen Wert der Lesewortleitungsspannung auf einen entsprechenden Bereich der Größenordnung von 4 V bis 4,6 V zu begrenzen.
Wie es durch eine Kurve 72 in Fig. 8 dargestellt ist, kann mathematisch gezeigt werden, dass bei der in Fig. 1 gezeigten Booster-Schaltung 2 des Stands der Technik die Veränderung der Wortleitungsspannung VWL mit Vcc dargestellt werden kann als
wobei CB und CL in der Gleichung die Werte der Kapazität des Boost- Kondensators CB und die Wortleitungskapazität CL sind. Das Verhältnis CB/CL + CB ist als das "Boost-Verhältnis" Br bekannt. Die Kurve ist steil, was eine große Veränderung von VWL mit Vcc angibt.
Eine Kurve 74 veranschaulicht einen Fall, bei dem nur die Hochklemmspannungsschaltung 54 bereitgestellt wird. Sobald Vcc hoch genug ist, um den Klemmmechanismus zu aktivieren, folgt die Wortleitungsspannung Vcc und ist weniger steil als die Kurve 72, was eine geringere Gesamtveränderung angibt.
Eine Kurve 76 stellt einen Fall dar, in dem sowohl die Hochklemmspannungsschaltung 54 als auch die Niederklemmspannungsschaltung 56 bereitgestellt werden. Die Veränderung von VWL kann dargestellt werden als
und ist niedriger als für die anderen beiden Fälle. Als Beispiel wird für ein Boost-Verhältnis Br = 0,6 die Veränderung VWL = 1,6 Vcc für die Anordnung des Stands der Technik sein, VWL = Vcc, wobei nur die Niederklemmspannungsschaltung 54 bereitgestellt wird, und VWL = 0,4 Vcc, wobei sowohl die Hochals auch die Niederklemmspannungsschaltungen bereitgestellt werden.
Es ist in Fig. 8 ersichtlich, dass es einen Knickpunkt 78 gibt, bei dem die Kurve 74 von der Kurve 72 auf Grund der Wirkung der Hochklemmspannungsschaltung 54 divergiert, und einen Knickpunkt 80 gibt, bei dem die Kurve 76 von der Kurve 74 auf Grund der Wirkung der Niederklemmspannung 56 divergiert.
Zusammenfassend überwindet die vorliegende Erfindung die Nachteile des Stands der Technik und liefert einen Wortleitungstreiber mit einer Boost- Schaltung, die Gatestörung ausschließt und eine viel niedrigere Veränderung der Wortleitungsspannung mit der Versorgungsspannung erzeugt, als bis jetzt erreicht wurde. Sie garantiert ebenfalls eine Mindestlesespannung.
Verschiedene Modifikationen werden für Fachleute, nachdem die Lehren der vorliegenden Offenbarung empfangen wurden, ohne Abweichung von deren Schutzumfang möglich sein. Beispielsweise können die Transistoren T13 bis T15 mit dem Transistor T12 in Reihe geschaltet sein, wie es in Fig. 6 gezeigt ist. Diese Ausführungsform ist jedoch weniger als die dargestellte Anordnung vorzuziehen, da die Dimensionen der Transistoren T13 bis T15 auf die Dimension des Transistors T12 erhöht werden müssten. Die gezeigte Anordnung ermöglicht, dass die Transistoren T13 bis T15 eine kleine Dimension aufweisen und immer noch ihre Funktion des Anlegens einer gewünschten Gatevorspannung an die Transistoren T12 durchführen.

INDUSTRIELLE ANWENDBARKEIT

Die vorliegende Erfindung bezieht sich im allgemeinen auf die Technik mikroelektronischer integrierter Schaltungen und insbesondere auf einen Wortleitungstreiber für einen elektrisch löschbaren programmierbaren Flash- Festwertspeicher (Flash-EEPROM).

Claims

1. Wortleitungstreiber (50) mit:

einem Booster (52) mit einem zwischen einem Boost-Schaltungspunkt (BOOST_CLK) und einer Wortleitung (WL) geschalteten Boost-Kondensator (CB);

einer Vorladeeinrichtung (58, T3) zum Vorladen der Wortleitung (WL) auf eine Versorgungsspannung (Vcc);

einer Niederklemmspannungsschaltung (56), wobei der Booster (52) und die Niederklemmspannungsschaltung (56) zum Vorladen des Boost-Schaltungspunkts (BOOST_CLK) auf eine Vorladespannung nach dem Vorladen der Wortleitung (WL) auf die Versorgungsspannung (Vcc) vorgesehen sind und die Höhe der Vorladespannung von dem Versorgungsspannungspegel (Vcc) abhängt; und

einer eine Hochklemmspannungsschaltung (54) aufweisenden Kopplungseinrichtung (T4-T11, 60-64) zum Koppeln des vorgeladenen Boost- Schaltungspunkts (BOOST_CLK) mit der Versorgungsspannung (Vcc) zum Boosten der Wortleitungsspannung auf einen Pegel, der höher ist als der der Versorgungsspannung (Vcc), und zum Begrenzen des Höchstwerts des an den Boost-Schaltungspunkt (BOOST_CLK) angelegten Spannungspegels.

2. Wortleitungstreiber nach Anspruch 1, bei dem die Hochklemmspannungsschaltung (54) aufweist:

einen zwischen der Versorgungsspannung und dem Kondensator (CB) geschalteten Feldeffekttransistor (FET) (T6); und

einen Regler (T9, T10) zum Begrenzen der Gate-Spannung des FET (T6) im wesentlichen auf einen vorbestimmten Wert.

3. Wortleitungstreiber nach Anspruch 2, bei dem:

die Versorgungsspannung von einer Energiequelle (13) mit einem ersten Anschluss (Vcc), an dem die Versorgungsspannung auftritt, und einem zweiten Anschluss (Masse), an dem eine Spannung aurtritt, die kleiner ist als die Versorgungsspannung, erzeugt wird;

der FET (T6) mit dem ersten Anschluss verbunden ist; und

der Regler (T9, T10) zwischen einem Gate des FET (T6) und dem zweiten Anschluss geschaltet ist.

4. Wortleitungstreiber nach Anspruch 2 oder 3, bei dem der Regler (T9, T10) einen als Diode geschalteten PMOS FET (T9) aufweist, der mit einem als Diode geschalteten NMOS FET (T10) in Reihe geschaltet ist.

5. Wortleitungstreiber nach einem der vorhergehenden Ansprüche, bei dem die Niederklemmspannungsschaltung (56) zum Begrenzen der Wortleitungsspannung auf einen Mindestwert, der höher ist als die Versorgungsspannung und niedriger als der Höchstwert, für einen vorbestimmten Zeitraum vorgesehen ist.

6. Wortleitungstreiber nach einem der vorhergehenden Ansprüche, bei dem die Niederklemmspannungsschaltung (56) aufweist:

einen zwischen der Versorgungsspannung und dem Kondensator (CB) geschalteten Feldeffekttransistor (FET) (T12); und

einen Regler (T13, T14) zum Begrenzen der Gate-Spannung des FET (T12) im wesentlichen auf einen vorbestimmten Wert.

7. Wortleitungstreiber nach Anspruch 6, bei dem der Regler (T13, T14) einen als Diode geschalteten PMOS FET (T13) aufweist, der mit einem als Diode geschalteten NMOS FET (T14) in Reihe geschaltet ist.

8. Wortleitungstreiber nach einem der vorhergehenden Ansprüche, bei dem die Hochklemmspannungsschaltung (54) eine p-Kanal-Vorrichtung (T9) und eine Intrinsic-Vorrichtung (T10) aufweist.

9. Elektrisch löschbarer programmierbarer Flash-Festwertspeicher (EEPROM) (10) mit:

mehreren Floating-Gate-Transistor-Speicherzellen (32);

einer mit den Speicherzellen (32) verbundenen Wortleitung (WL);

einer Energiequelle (13) zum Erzeugen einer elektrischen Versorgungsspannung (Vcc); und

einem Wortleitungstreiber (50) nach einem der Ansprüche 1 bis 8, der die geboostete Wortleitungsspannung an die Wortleitung (WL) anlegt.