KR100557571B1 - 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 데이터 버스라인 프리차지 장치에 관한 것으로, 보다 상세하게는 기존의 글로벌 데이터 버스라인 프리차지 장치 이외에 로우컬 데이터 버스라인 프리차지 장치를 구비하여 라이트 동작후 로우컬 데이터 버스라인을 빠르게 프리차지시켜 고속 메모리 동작을 실현하기 위한 반도체 메모리 소자의 데이터 버스라인 프리차지 장치에 관한 것으로, 상기한 목적 달성을 위해 칼럼 어드레스에 응답하여 프리차지 동작시 로우컬 데이터 버스라인 프리차지 신호를 출력하는 로우컬 데이터 버스라인 프리차지 발생수단과; 프리차지 동작시 상기 로우컬 데이터 버스라인 프리차지 신호에 동작하여 상기 로우컬 데이터 버스라인 쌍을 프리차지시키는 연결수단을 구비한다.
Description
본 발명은 반도체 메모리 소자의 데이터 버스라인 프리차지 장치에 관한 것으로, 보다 상세하게는 종래의 글로벌 데이터 버스라인 프리차지 장치 이외에 칼럼 어드레스에 동작하는 로우컬 데이터 버스라인 프리차지 장치를 구비하여 라이트 또는 리드 동작후 글로벌 데이터 버스라인 및 로우컬 데이터 버스라인을 빠르게 프리차지시켜 고속 메모리 동작을 실현하기 위한 반도체 메모리 소자의 데이터 버스라인 프리차지 장치에 관한 것이다.
첨부도면 도 1은 종래의 메모리 셀 어레이 및 데이터 버스라인에 대한 배치관계를 간략히 도시한 것으로, 로우컬 데이터 버스라인(LDB, /LDB)은 칼럼라인이 인에이블되면 비트라인 센스앰프에 데이터를 라이트하거나, 비트라인 센스앰프로부터 데이터를 수신받아 글로벌 데이터 버스라인(GDB, /GDB)으로 전달하는 역할을 한다.
여기서, 글로벌 데이터 버스라인(GDBi,/GDBi) 및 로우컬 데이터 버스라인(LDBi, /LDBi)은 보상구조로 간결한 표현을 위해 한 선으로 나타내었다.
메모리 셀 어레이는 로오 방향으로 워드라인이, 칼럼 방향으로 칼럼라인이 칼럼 디코더에서 시작되어 글로벌하게 배치되어 있다.
또한, 글로벌 데이터 버스라인(GDBi,/GDBi)의 프리차지에 관여하는 라이트 구동기 및 리드앰프와 데이터 입/출력을 위한 데이터 입/출력 버퍼를 구비한다.
여기서, 글로벌 데이터 버스라인(GDBi,/GDBi)의 프리차지는 라이트 구동기에 구비된 장치에 의해 수행되고, 로우컬 데이터 버스라인(LDBi, /LDBi)의 프리차지는 특정 메모리 블록의 블록선택신호(BlkSel)가 하이로 되어 모스 트랜지스터가 턴온되어 있는 상태에서 글로벌 데이터 버스라인(GDBi,/GDBi)에 의해 수행되는 방식을 갖는다.
먼저, 라이트 동작시 라이트 명령이 입력되면 라이트 구동기에 의해 글로벌 데이터 버스라인 GDB는 전원전위레벨(Vdd)로, /GDB는 접지전위레벨(Vss)로 또는 그 반대로 활성화된다.
이때, 칼럼 어드레스에 의해 선택된 칼럼라인이 인에이블되어 비트라인 센스앰프에 데이터를 쓰고, 다음 동작을 위해 글로벌 데이터 버스라인(GDBi,/GDBi)과 로우컬 데이터 버스라인(LDBi, /LDBi)은 특정레벨로 프리차지된다.
만일, 다음 클럭에서 리드 명령어가 들어오면 비트라인 센스앰프의 미약한 신호가 큰 부하를 갖는 로우컬 데이터 버스라인(LDBi, /LDBi)을 구동해야 하는데, 로우컬 데이터 버스라인(LDBi, /LDBi)의 프리차지 속도가 느려 프리차지가 되어 있지 않는 경우, 실제 비트라인 센스앰프가 구동하는 데이터와 충돌하여 읽기 에러가 발생될 수 있다.
이와 같은 에러의 근본적인 원인은 비트라인 센스앰프의 구동력이 미약하고 로우컬 데이터 버스라인(LDBi, /LDBi)의 부하가 상대적으로 커 리드 동작시 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)의 차이가 약 수백 ㎷로 제한되는데 있다.
따라서, 리드 동작 이전에 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)을 동일한 레벨로 이퀄라이즈하지 않는 경우, 리드 데이터 양이 줄어들거나 파괴될 수 있으며, 이 현상은 주파수 증가에 따른 글로벌 데이터 버스라인(GDBi,/GDBi)의 프리차지 시간이 짧아질수록 심각한 양상을 갖는다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 창안된 것으로, 라이트 동작 후 글로벌 데이터 버스라인 쌍은 기존의 라이트 구동기에 의해 전원전위 레벨로 프리차지시키고, 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)은 이퀄라이즈 트랜지스터를 상기 로우컬 데이터 버스라인 쌍(LDBi, /LDBi) 사이에 삽입하고 칼럼 어드레스에 의해 로우컬 데이터 버스라인 프리차지 신호를 발생시키는 로우컬 데이터 버스라인 프리차지 발생장치를 구비하여 상기 로우컬 데이터 버스라인 프리차지 신호가 로직로우를 갖는 동안 이퀄라이즈시킴과 동시에 글로벌 데이터 버스라인 쌍에 의해 전원전위 레벨로 프리차지시켜 메모리 칩의 동작속도를 향상시키는 반도체 메모리 소자의 데이터 버스라인 프리차지 장치를 제공함에 그 목적이 있다.
상기 목적 달성을 위한 본 발명은 다수개의 메모리 셀 어레이와;
상기 셀 데이터를 센싱하는 비트라인 센스앰프와;
소정의 수단을 통해 상기 비트라인 센스앰프에 연결되는 로우컬 데이터 버스라인 쌍과;
라이트 구동기와 리드앰프에 연결되고 메모리 셀 블록에 공통적으로 데이터를 교환하며 프리차지 동작시 상기 라이트 구동기내에 존재하는 프리차지 장치에 의해 프리차지되는 글로벌 데이터 버스라인 쌍을 구비하여 리드/라이트 동작을 수행하는 반도체 메모리 장치에 있어서,
칼럼 어드레스에 응답하여 프리차지 동작시 로우컬 데이터 버스라인 프리차지 신호를 출력하는 로우컬 데이터 버스라인 프리차지 발생수단과;
프리차지 동작시 상기 로우컬 데이터 버스라인 프리차지 신호에 동작하여 상기 로우컬 데이터 버스라인 쌍을 프리차지시키는 연결수단을 구비함을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
첨부도면 도 2는 본 발명의 실시예에 따른 데이터 버스라인 프리차지 장치를 나타낸 것으로, 기존 프리차지 장치에 입력되는 칼럼 어드레스의 일정시간 지연후에 로직로우로 인에이블되는 로우컬 데이터 버스라인 프리차지 신호(/LDBpcg)를 발생시키는 로우컬 데이터 버스라인 프리차지 발생부(100)와, 로우컬 데이터 버스라인 쌍 사이에 접속되며 상기 로우컬 데이터 버스라인 프리차지 신호(/LDBpcg)에 턴온되는 이퀄라이즈 트랜지스터(200)를 추가하여 데이터 버스라인의 프리차지 속도를 향상시킨 것으로, 여기서 상기 이퀄라이즈 트랜지스터(200)는 피모스형 트랜지스터 대신 엔모스형 트랜지스터도 사용가능하며 이때 로우컬 데이터 버스라인 프리차지 신호(/LDBpcg)는 로직하이로 동작하게 된다.
이하에서는 상기한 구성을 갖는 본 발명에 대한 동작관계를 상세히 살펴본다.
우선, 디램 셀에 데이터를 라이트하거나 셀로부터 데이터를 리드하기 위해서는 로오 어드레스를 지정하여야 한다. 상기 로오 어드레스가 로오 디코더에 입력되면 해당되는 로오 방향의 셀 어레이들이 활성화된다.
여기서, 활성화된다는 의미는 기존의 디램동작과 같이 워드라인이 인에이블되고 셀 데이터가 비트라인에 실린 후 비트라인 센스앰프에 의해 증폭되는 일련의 단계를 말한다.
이후, 블록선택신호(BlkSel)가 하이로 인에이블되면서 로우컬 데이터 버스라인(LDBi, /LDBi)과 글로벌 데이터 버스라인(GDBi,/GDBi)을 연결시킨다.
다음, 비트라인에 실린 데이터의 센싱동작이 진행된 후 외부로부터 메모리 칩내에 쓰는 명령어가 입력되면 데이터 입력버퍼를 거친 데이터가 글로벌 데이터 버스라인(GDBi,/GDBi)을 통해 각 메모리 셀 어레이로 전달된다.
라이트 동작인 경우에는 라이트 구동기가 동작하여 글로벌 데이터 버스라인(GDBi,/GDBi)에 실린 데이터를 특정블록으로 전달시킨다.
이때, 칼럼디코더에 입력된 칼럼 어드레스에 의해 선택된 칼럼라인이 인에이블되어 이미 활성화되어 있는 블록에 데이터를 쓰게 된다.
라이트 구동기에 의해 구동된 글로벌 데이터 버스라인(GDBi,/GDBi)에 실린 데이터는 로우컬 데이터 버스라인(LDBi, /LDBi)로 전달되고 선택된 칼럼라인에 의해 지정된 셀에 데이터를 쓰게된다.
셀에 데이터를 라이트시킨 후 곧이어 로우컬 데이터 버스라인(LDBi, /LDBi) 및 글로벌 데이터 버스라인(GDBi,/GDBi)을 라이트 동작 이전의 프리차지 레벨로 리셋시켜야 한다.
그 이유는, 다음 싸이클에서 리드 동작이 들어오는 경우 로우컬 데이터 버스라인(LDBi, /LDBi) 및 글로벌 데이터 버스라인(GDBi,/GDBi)에 리드 데이터가 실려야 하는데, 셀에서 읽어내는 데이터는 매우 미약한 신호이기 때문이다.
리드 동작인 경우에는 칼럼라인이 인에이블되어 활성화된 블록의 센스앰프에 래치되어 있는 데이터가 로우컬 데이터 버스라인(LDBi, /LDBi)에 실리고 다시 글로벌 데이터 버스라인(GDBi,/GDBi)을 통하여 리드앰프(Read Amp.)에 입력된 후 증폭과정을 거쳐 데이터 출력버퍼로 전송된다.
여기서, 라이트 동작 후의 프리차지 시간에 상당한 시간이 걸리고 리드 동작시의 데이터 Develop 양이 적은 이유는 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)의 부하가 매우 크기 때문이다.
위에서 언급한 칩의 라이트 및 리드 동작은 일반적인 디램 및 싱크로너스 디램 등에서 유사하게 적용되는 기술로, 싱크로너스 디램은 고속동작에 적합하게 설계된 것으로써 최대 동작주파수는 라이트 동작 후 곧바로 다음 싸이클에서 리드 동작을 수행하는 경우의 동작상태에서 결정된다.
가령, 글로벌 데이터 버스라인(GDBi,/GDBi)이 전원전위로 프리차지되어 있고(실제로, 글로벌 데이터 버스라인은 Vdd 또는 Vdd/2로 프리차지되어 있다.), 로우컬 데이터 버스라인(LDBi, /LDBi)도 메모리 셀 어레이의 블록선택신호(BlkSel)에 의해 전원전위로 프리차지되어 있다고 하면, 이 상태에서 라이트 동작으로 진입하면 라이트 구동기는 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)을 구동한다.
선택 셀에 "1"의 데이터를 쓰는 경우 GDB는 전원전위로, /GDB는 접지전위로 구동된다.
이어, 칼럼라인이 인에이블되어 선택된 셀에 데이터를 쓰고 다음 명령어가 입력되기 이전에 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)과 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)을 전원전위로 프리차지 해야한다.
이와같이 하지 않을 경우 다음 싸이클에서 리드 명령어가 입력되면 셀에서 나온 데이터를, 라이트 동작에 의해 전원전위 또는 접지전위로 벌어져있는 글로벌 데이터 버스라인 쌍(GDBi,/GDBi) 또는 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)에 실어줄 수 없는데, 그 이유는 리드 동작시에 셀 데이터는 비트라인 센스앰프의 센싱동작에 의해 센스앰프에 래치되어 있는데 센스앰프의 구동능력이 약하므로 로우컬 데이터 버스라인 쌍(LDBi, /LDBi) 간의 Develop 차이가 약 300㎷ 정도이고 엔모스형 트랜지스터에 의해 연결된 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)에 전달되기 위해서는 시간차가 있으므로 실제 리드앰프에 전달되는 신호는 미약한 수준이기 때문이다.
즉, 라이트 동작 후 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)과 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)의 프리차지는 각 쌍간의 전위차가 거의 없는 수준이 되어야 한다.
동작주파수가 낮은 경우에는 라이트 동작 후 다음 싸이클이 오기까지 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)을 프리차지할 충분한 시간이 있으므로 문제가 없으나, 동작주파수가 증가하여 100㎒, 133㎒, 143㎒. 166㎒ 등 점차 동작주파수가 증가하는 추세에서는 데이터 버스라인을 프리차지할 시간이 점차 줄어들고 있다.
본 발명에서는 동작주파수 166㎒에서 실시된 첨부도면 도 3에 도시된 바와 같이, 라이트 동작에 의해 글로벌 데이터 버스라인 GDBi와 로우컬 데이터 버스라인 LDBi가 전원전위를 유지하고 글로벌 데이터 버스라인 /GDBi와 로우컬 데이터 버스라인 /LDBi는 접지전위로 구동되며, 칼럼라인이 인에이블된다.
라이트 동작 직후 프리차지 동작에서는 칼럼라인이 로직로우로 되면서 로우컬 데이터 버스라인 프리차지 발생부(100)에서 출력되는 로우컬 데이터 버스라인 프리차지 신호(/LDBpcg)가 로직하이에서 로직로우로 약 2㎱ 동안 인에이블되면서 로우컬 데이터 버스라인 쌍을 이퀄라이즈시킨다.
동시에, 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)도 라이트 구동기에 있는 프리차지 장치에서 발생되는 글로벌 데이터 버스라인 프리차지 신호(/GDBpcg)에 의해 이퀄라이즈 되면서 전원전위로 프리차지된다.
다음, 리드 동작 이전에 글로벌 데이터 버스라인 프리차지 신호(/GDBpcg)와 로우컬 데이터 버스라인 프리차지 신호(/LDBpcg)는 로직하이로 디세이블되고 새로운 칼럼라인이 인에이블되면서 리드 데이터가 로우컬 데이터 버스라인 쌍(LDBi, /LDBi)을 거쳐 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)에 실리며, 이때 Develop 양은 약 200∼300㎷ 정도이다.
도 4는 글로벌 데이터 버스라인 프리차지 회로를 나타낸 것으로, 로우펄스의 글로벌 데이터 버스라인 프리차지 신호(/GDBpcg)에 의해 턴온된 피모스형 트랜지스터 P43에 의해 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)이 이퀄라이즈되고 동시에 턴온된 피모스형 트랜지스터 P41, P42에 의해 상기 글로벌 데이터 버스라인 쌍(GDBi,/GDBi)이 전원전위로 프리차지됨을 알 수가 있다.
이상에서 살펴본 바와 같이, 본 발명은 라이트 동작 후 데이터 버스라인의 원활한 프리차지를 위해 기존의 라이트 구동기에 구비된 프리차지 장치 이외에 로우컬 데이터 버스라인 쌍을 프리차지할 수 있는 장치를 별도로 구비하여 라이트 동작 후 리드명령이 입력되기 전에 프리차지 동작을 원활하게 수행시켜주므로써 디램의 동작주파수를 증가시켜 제품의 경쟁력을 향상시키는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 메모리 셀 어레이 및 데이터 버스라인을 구비한 데이터 버스라인 프리차지 장치에 대한 배치도.
도 2는 본 발명의 실시예에 따른 메모리 셀 어레이 및 데이터 버스라인을 구비한 데이터 버스라인 프리차지 장치에 대한 구조도.
도 3은 상기 도 2에 대한 동작타이밍도.
도 4는 일반적인 글로벌 데이터 버스라인 프리차지 회로도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 로우컬 데이터 버스라인 프리차지 발생부
200 : 이퀄라이즈 트랜지스터
LDBi, /LDBi : 로우컬 데이터 버스라인
GDBi, /GDBi : 글로벌 데이터 버스라인
BlkSel : 블록선택신호
/LDBpcg : 로우컬 데이터 버스라인 프리차지 신호
/GDBpcg : 글로벌 데이터 버스라인 프리차지 신호
Claims (2)
- 셀 데이터를 저장하는 다수개의 메모리 셀 어레이와;상기 셀 데이터를 센싱하는 비트라인 센스앰프와;소정의 수단을 통해 상기 비트라인 센스앰프에 연결되는 로우컬 데이터 버스라인 쌍과;라이트 구동기와 리드앰프에 연결되고 메모리 셀 블록에 공통적으로 데이터를 교환하며 프리차지 동작시 상기 라이트 구동기내에 존재하는 프리차지 장치에 의해 프리차지되는 글로벌 데이터 버스라인 쌍을 구비하여 리드/라이트 동작을 수행하는 반도체 메모리 장치에 있어서,프리차지 동작시 칼럼 어드레스의 일정시간 지연 후에 로직 로우로 인에이블되는 로우컬 데이터 버스라인 프리차지 신호를 출력하는 로우컬 데이터 버스라인 프리차지 발생수단과;상기 프리차지 동작시 상기 로우컬 데이터 버스라인 프리차지 신호가 로직 로우 레벨을 갖는 동안 동작하여 리드명령이 입력되기 이전에 상기 로우컬 데이터 버스라인 쌍을 이퀄라이징시키는 연결수단을 구비함을 특징으로 하는 데이터 버스라인 프리차지 장치.
- 제 1 항에 있어서, 상기 연결수단은 상기 로우컬 데이터 버스라인 쌍 사이에 연결되어 게이트 단자를 통해 상기 로우컬 데이터 버스라인 프리차지 신호가 인가되는 피모스 트랜지스터를 구비함을 특징으로 하는 데이터 버스라인 프리차지 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061910A KR100557571B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980061910A KR100557571B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000045352A KR20000045352A (ko) | 2000-07-15 |
| KR100557571B1 true KR100557571B1 (ko) | 2006-05-16 |
Family
ID=19568606
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980061910A KR100557571B1 (ko) | 1998-12-30 | 1998-12-30 | 반도체 메모리 소자의 데이터 버스라인 프리차지 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100557571B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120674A (ja) * | 1995-10-26 | 1997-05-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09147560A (ja) * | 1995-11-20 | 1997-06-06 | Fujitsu Ltd | 半導体記憶装置におけるデータ伝送路のショート方法及び半導体記憶装置 |
| KR19980033874A (ko) * | 1996-11-02 | 1998-08-05 | 김광호 | 불휘발성 반도체 메모리장치 |
-
1998
- 1998-12-30 KR KR1019980061910A patent/KR100557571B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09120674A (ja) * | 1995-10-26 | 1997-05-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPH09147560A (ja) * | 1995-11-20 | 1997-06-06 | Fujitsu Ltd | 半導体記憶装置におけるデータ伝送路のショート方法及び半導体記憶装置 |
| KR19980033874A (ko) * | 1996-11-02 | 1998-08-05 | 김광호 | 불휘발성 반도체 메모리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000045352A (ko) | 2000-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 6 |
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| LAPS | Lapse due to unpaid annual fee |