JPH10334667A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH10334667A JPH10334667A JP10142447A JP14244798A JPH10334667A JP H10334667 A JPH10334667 A JP H10334667A JP 10142447 A JP10142447 A JP 10142447A JP 14244798 A JP14244798 A JP 14244798A JP H10334667 A JPH10334667 A JP H10334667A
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- coupled
- discharge
- current path
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
本発明の半導体メモリ装置は、列方向に伸張する少なく
とも１つのビットライン対と、行方向に伸張する複数の
ワードラインと、ビットライン対の間に並列に配列さ
れ、ワードラインに各々対応する複数のメモリセルと、
少なくとも１つのデータライン対と、ビットライン対と
データライン対の間に接続され、記入動作時印可される
列選択信号に応答してデータライン対とビットライン対
を結合したり分離させるための列通路ゲート回路と、記
入動作の間に列選択信号に応答してビットライン対のう
ち、１つのビットライン上にフリーチャージされた所定
電圧レベルで接地電位に放電させるための放電回路を含
む。
とも１つのビットライン対と、行方向に伸張する複数の
ワードラインと、ビットライン対の間に並列に配列さ
れ、ワードラインに各々対応する複数のメモリセルと、
少なくとも１つのデータライン対と、ビットライン対と
データライン対の間に接続され、記入動作時印可される
列選択信号に応答してデータライン対とビットライン対
を結合したり分離させるための列通路ゲート回路と、記
入動作の間に列選択信号に応答してビットライン対のう
ち、１つのビットライン上にフリーチャージされた所定
電圧レベルで接地電位に放電させるための放電回路を含
む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するものであり、より詳しくは短い動作サイクル内で
高速データ記入動作ができるスタティクランダムアクセ
スメモリ（staticrandom access memory）装置に関する
ものである。
関するものであり、より詳しくは短い動作サイクル内で
高速データ記入動作ができるスタティクランダムアクセ
スメモリ（staticrandom access memory）装置に関する
ものである。
【０００２】
【従来の技術】図１は従来半導体メモリ装置の構成を示
すブロック図である。
すブロック図である。
【０００３】図１を参照すると、データ記入同作時、信
号Ｙｉと信号ＰＷＢが活性化されると、記入データによ
ってデータラインＤＬ及びＤＬ′のうち、一つのそのも
の上の電圧レベルが低下され、列通路ゲート部１６０を
通して関連されたビットライン上のレベルをなお低下さ
れる。反面、他のビットライン及びデータラインはその
ものの電圧レベルが上昇される。従って、選択されるメ
モリセルに論理‘０’又は論理‘１’のデータが貯蔵さ
れる。続いて、選択信号Ｙｉと信号ＰＷＢが非活性化さ
れると、ビットライン及びデータラインは再び元状態に
回復される。これに関する動作タイミング図が図３に図
示されている。
号Ｙｉと信号ＰＷＢが活性化されると、記入データによ
ってデータラインＤＬ及びＤＬ′のうち、一つのそのも
の上の電圧レベルが低下され、列通路ゲート部１６０を
通して関連されたビットライン上のレベルをなお低下さ
れる。反面、他のビットライン及びデータラインはその
ものの電圧レベルが上昇される。従って、選択されるメ
モリセルに論理‘０’又は論理‘１’のデータが貯蔵さ
れる。続いて、選択信号Ｙｉと信号ＰＷＢが非活性化さ
れると、ビットライン及びデータラインは再び元状態に
回復される。これに関する動作タイミング図が図３に図
示されている。
【０００４】最近、高速動作が要求される半導体メモリ
装置、特に同期型半導体メモリで動作サイクル時間（op
eration cycle time）を左右するのは、読出動作時間で
はなく、セルにデータを貯蔵する記入動作時間である。
なぜならば、短い動作サイクル時間と短い記入パルス幅
内で記入動作が完了されなければならないし、記入パル
ス幅とセル選択信号の間にマージンを取っていかなけれ
ばならないためである。結局、高速半導体メモリ装置の
場合、動作サイクル時間が短くなればなるほど、次のサ
イクルとのマージンのため記入パルスＰＷＢの幅も短く
ならなければならない。
装置、特に同期型半導体メモリで動作サイクル時間（op
eration cycle time）を左右するのは、読出動作時間で
はなく、セルにデータを貯蔵する記入動作時間である。
なぜならば、短い動作サイクル時間と短い記入パルス幅
内で記入動作が完了されなければならないし、記入パル
ス幅とセル選択信号の間にマージンを取っていかなけれ
ばならないためである。結局、高速半導体メモリ装置の
場合、動作サイクル時間が短くなればなるほど、次のサ
イクルとのマージンのため記入パルスＰＷＢの幅も短く
ならなければならない。
【０００５】従って、ビットライン上の電圧レベルが充
分に下がらない状態で記入動作が完了されるため、メモ
リセルにデータを記入するのがだんだんに難しくなる問
題点が発生した。これによって、従来半導体メモリ装置
を利用してデータを記入する場合、高速記入動作が具現
できない。
分に下がらない状態で記入動作が完了されるため、メモ
リセルにデータを記入するのがだんだんに難しくなる問
題点が発生した。これによって、従来半導体メモリ装置
を利用してデータを記入する場合、高速記入動作が具現
できない。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は動作サイクル時間が短くなるとしても高速記入動作が
できる半導体メモリ装置を提供するのである。
は動作サイクル時間が短くなるとしても高速記入動作が
できる半導体メモリ装置を提供するのである。
【０００７】
【課題を解決するための手段】上述のような目的を達成
するための本発明の１特徴によると、半導体メモリ装置
は、メモリセルと、前記メモリセルに結合されたワード
ラインと、前記メモリセルに結合された１対のビットラ
インと、記入データを前記メモリセル内に書き込むた
め、記入駆動器に結合された１対のデータライン及び読
出データを前記メモリセルから感知するための感知増幅
器と、列選択信号に応答して前記ビットラインに／から
前記データライン対を電気的に結合／解除するため、前
記ビットライン対と前記データライン対の間に結合され
た列通路ゲートと、記入動作のとき低電圧レベルに低下
されている前記ビットラインのうち一つを放電させるた
め、放電制御信号に応じる放電回路で構成される。
するための本発明の１特徴によると、半導体メモリ装置
は、メモリセルと、前記メモリセルに結合されたワード
ラインと、前記メモリセルに結合された１対のビットラ
インと、記入データを前記メモリセル内に書き込むた
め、記入駆動器に結合された１対のデータライン及び読
出データを前記メモリセルから感知するための感知増幅
器と、列選択信号に応答して前記ビットラインに／から
前記データライン対を電気的に結合／解除するため、前
記ビットライン対と前記データライン対の間に結合され
た列通路ゲートと、記入動作のとき低電圧レベルに低下
されている前記ビットラインのうち一つを放電させるた
め、放電制御信号に応じる放電回路で構成される。
【０００８】この実施例において、前記放電回路が前記
放電制御信号に応答して低下されているビットライトと
接地との間に放電電流通路を提供し、前記放電回路が前
記ビットラインに各々結合されている電流通路及び前記
ビットラインに交差結合されている制御端子を持つ２つ
の電流駆動トランジスター及び前記駆動トランジスター
と接地電圧との間に結合され、前記放電回路に応じてタ
ンオン／オフされる少なくとも１つのスイッチングトラ
ンジスター を含んでいる。
放電制御信号に応答して低下されているビットライトと
接地との間に放電電流通路を提供し、前記放電回路が前
記ビットラインに各々結合されている電流通路及び前記
ビットラインに交差結合されている制御端子を持つ２つ
の電流駆動トランジスター及び前記駆動トランジスター
と接地電圧との間に結合され、前記放電回路に応じてタ
ンオン／オフされる少なくとも１つのスイッチングトラ
ンジスター を含んでいる。
【０００９】この実施例において、又、前記列選択信号
が前記放電制御回路として使われる。
が前記放電制御回路として使われる。
【００１０】この実施例において、前記放電回路が第１
のビットラインに結合されている電流通路及び第２のビ
ットラインに結合されているゲートを持つ第１のＭＯＳ
トランジスターと、第２のビットラインに結合されてい
る電流通路及び第１のビットラインに結合されているゲ
ートを持つ第２のＭＯＳトランジスターと、前記第１の
ＭＯＳトランジスターの電流通路と接地電圧との間に結
合されている電流通路及び前記放電制御信号に結合され
ているゲートを持つ第３のＭＯＳトランジスターと、前
記第２のＭＯＳトランジスターの電流通路と接地電圧と
の間に結合されている電流通路及び前記放電制御信号に
結合されているゲートを持つ第４のＭＯＳトランジスタ
ーとを含んでいる。
のビットラインに結合されている電流通路及び第２のビ
ットラインに結合されているゲートを持つ第１のＭＯＳ
トランジスターと、第２のビットラインに結合されてい
る電流通路及び第１のビットラインに結合されているゲ
ートを持つ第２のＭＯＳトランジスターと、前記第１の
ＭＯＳトランジスターの電流通路と接地電圧との間に結
合されている電流通路及び前記放電制御信号に結合され
ているゲートを持つ第３のＭＯＳトランジスターと、前
記第２のＭＯＳトランジスターの電流通路と接地電圧と
の間に結合されている電流通路及び前記放電制御信号に
結合されているゲートを持つ第４のＭＯＳトランジスタ
ーとを含んでいる。
【００１１】この実施例において、前記列選択信号が前
記放電制御信号として使われている。
記放電制御信号として使われている。
【００１２】この実施例において、前記メモリセルがス
タティクランダム（ＳＲＡＭ：ststic random access m
emory）である。
タティクランダム（ＳＲＡＭ：ststic random access m
emory）である。
【００１３】このような装置によって、ビットライン上
の電圧レベルを早く接地電位に放電するようになった。
の電圧レベルを早く接地電位に放電するようになった。
【００１４】以下、本発明の構成及び動作は本発明の実
施例による参照図面図２又は図３を参照して詳細に説明
される。
施例による参照図面図２又は図３を参照して詳細に説明
される。
【００１５】図２を参照すると、本発明が新規したスタ
ティクランダム装置は記入動作時ビットラインＢＬ及び
ＢＬ′のうち、フリーチャージレベルから接地電位に早
く遷移させるためビットラインＢＬ及びＢＬ′の間に接
続される放電回路（discharge circuit）２００が提供
する。その結果、記入動作が遂行される場合、ビットラ
インＢＬ又はＢＬ′上の電圧レベルを接地電位に早く放
電させるによって、早い記入動作ができるスタティクラ
ンダムが具現できる。
ティクランダム装置は記入動作時ビットラインＢＬ及び
ＢＬ′のうち、フリーチャージレベルから接地電位に早
く遷移させるためビットラインＢＬ及びＢＬ′の間に接
続される放電回路（discharge circuit）２００が提供
する。その結果、記入動作が遂行される場合、ビットラ
インＢＬ又はＢＬ′上の電圧レベルを接地電位に早く放
電させるによって、早い記入動作ができるスタティクラ
ンダムが具現できる。
【００１６】図２は本発明による半導体メモリ装置のブ
ロック図である。図２で、メモリセルアレー１００は行
方向に伸張するワードラインＷＬ１〜ＷＬｎと列方向に
伸張するビットライン対ＢＬ及びＢＬ′が相互交差され
るように配列されている。ここで、ビットライン対ＢＬ
及びＢＬ′は図面には図示されていなかったが、行方向
にもっと多く配列されることができるのはこの分野の通
常的な知識を持っている者に自明である。そして、ビッ
トライン対ＢＬ及びＢＬ′の間に並列に接続されたメモ
リセルＭＣ１〜ＭＣｎが提供される。付け加えて、ビッ
トラインロード及び等化回路１１０はビットラインＢＬ
及びＢＬ′の漏洩電流（leakage current）を補償し、
メモリセルに対する安定的な動作のため、記入／読出動
作が遂行される前に所定時間の間、ビットラインＢＬ及
びＢＬ′を電源電圧Ｖｃｃにフリーチャージして等化す
る。
ロック図である。図２で、メモリセルアレー１００は行
方向に伸張するワードラインＷＬ１〜ＷＬｎと列方向に
伸張するビットライン対ＢＬ及びＢＬ′が相互交差され
るように配列されている。ここで、ビットライン対ＢＬ
及びＢＬ′は図面には図示されていなかったが、行方向
にもっと多く配列されることができるのはこの分野の通
常的な知識を持っている者に自明である。そして、ビッ
トライン対ＢＬ及びＢＬ′の間に並列に接続されたメモ
リセルＭＣ１〜ＭＣｎが提供される。付け加えて、ビッ
トラインロード及び等化回路１１０はビットラインＢＬ
及びＢＬ′の漏洩電流（leakage current）を補償し、
メモリセルに対する安定的な動作のため、記入／読出動
作が遂行される前に所定時間の間、ビットラインＢＬ及
びＢＬ′を電源電圧Ｖｃｃにフリーチャージして等化す
る。
【００１７】ビットラインロード及び等化回路１１０は
３つのＰＭＯＳトランジスター１、２、及び３を含む。
トランジスター１は電源電圧が印可されるソースとビッ
トラインＢＬに接続されるドレーン及び接地されるゲー
トを持つ。トランジスター２は電源電圧が印可されるソ
ースとビットラインＢＬ′に接続されるドレーン及び接
地されるゲートを持つ。そして、トランジスター３はビ
ットラインＢＬ及びＢＬ′の間にそのものの電流通路が
形成され、外部からの信号ＰＷＲ′が印可されるそのも
ののゲートを持つ。
３つのＰＭＯＳトランジスター１、２、及び３を含む。
トランジスター１は電源電圧が印可されるソースとビッ
トラインＢＬに接続されるドレーン及び接地されるゲー
トを持つ。トランジスター２は電源電圧が印可されるソ
ースとビットラインＢＬ′に接続されるドレーン及び接
地されるゲートを持つ。そして、トランジスター３はビ
ットラインＢＬ及びＢＬ′の間にそのものの電流通路が
形成され、外部からの信号ＰＷＲ′が印可されるそのも
ののゲートを持つ。
【００１８】ビットラインＢＬは選択信号Ｙｉ及びＹ
ｉ′に各々制御されるＰＭＯＳ及びＮＭＯＳトランジス
ター４Ａ及び５Ａを通してデータラインＤＬに接続さ
れ、ビットラインＢＬ′は信号Ｙｉ及びＹｉ′に各々制
御されるＰＭＯＳ及びＮＭＯＳトランジスター４Ｂ及び
５Ｂを通してデータラインＤＬ′に接続される。データ
読出動作時、感知増幅器１２０とデータ出力バッファ１
３０を通して選択されるメモリセルのデータを外部に出
力し、感知増幅器１２０はデータラインＤＬ及びＤＬ′
に接続される。反面、データ記入動作時、データ入力バ
ッファ１４０と記入駆動器１５０を通してデータライン
ＤＬ及びＤＬ′に記入されるデータが伝達される。
ｉ′に各々制御されるＰＭＯＳ及びＮＭＯＳトランジス
ター４Ａ及び５Ａを通してデータラインＤＬに接続さ
れ、ビットラインＢＬ′は信号Ｙｉ及びＹｉ′に各々制
御されるＰＭＯＳ及びＮＭＯＳトランジスター４Ｂ及び
５Ｂを通してデータラインＤＬ′に接続される。データ
読出動作時、感知増幅器１２０とデータ出力バッファ１
３０を通して選択されるメモリセルのデータを外部に出
力し、感知増幅器１２０はデータラインＤＬ及びＤＬ′
に接続される。反面、データ記入動作時、データ入力バ
ッファ１４０と記入駆動器１５０を通してデータライン
ＤＬ及びＤＬ′に記入されるデータが伝達される。
【００１９】ビットラインＢＬ及びＢＬ′の間に接続さ
れた放電回路２００は記入動作時、ビットラインのう
ち、フリーチャージレベルで接地電位に遷移されるその
もの上のレベルを早く放電させるためのものとして、４
つのＮＭＯＳトランジスター６，７，８，及び９を含
む。トランジスター６はビットラインＢＬ′にゲートが
接続され、ビットラインＢＬと接続点２１との間に電流
通路が形成され、トランジスター７はビットラインＢＬ
にゲートが接続され、ビットラインＢＬ′と接続点２２
との間に電流通路が形成される。トランジスター８及び
９はそのもののゲートに選択信号Ｙｉが各々印可され、
各トランジスター８及び９は接続点２１と接地との間
に、そして接続点２２と接地との間に電流通路が形成さ
れる。
れた放電回路２００は記入動作時、ビットラインのう
ち、フリーチャージレベルで接地電位に遷移されるその
もの上のレベルを早く放電させるためのものとして、４
つのＮＭＯＳトランジスター６，７，８，及び９を含
む。トランジスター６はビットラインＢＬ′にゲートが
接続され、ビットラインＢＬと接続点２１との間に電流
通路が形成され、トランジスター７はビットラインＢＬ
にゲートが接続され、ビットラインＢＬ′と接続点２２
との間に電流通路が形成される。トランジスター８及び
９はそのもののゲートに選択信号Ｙｉが各々印可され、
各トランジスター８及び９は接続点２１と接地との間
に、そして接続点２２と接地との間に電流通路が形成さ
れる。
【００２０】図３は従来及び本発明による記入動作を比
較するため信号のレベルを示すタイミング図である。本
発明によるデータ記入動作が参照図面図２及び図３参照
して、以下詳細に説明される。
較するため信号のレベルを示すタイミング図である。本
発明によるデータ記入動作が参照図面図２及び図３参照
して、以下詳細に説明される。
【００２１】図３に図示されたように、メモリセルアレ
ー１００内の任意のメモリセルに関するデータ記入動作
が始まる時、列選択信号Ｙｉは低レベルから高レベルに
遷移され、記入パルス信号ＰＷＢは高レベルから低レベ
ルに遷移されると、データラインＤＬは低レベルに遷移
され、そして列通路ゲート部１６０を通してデータライ
ンＤＬに接続されたビットラインＢＬ上の電圧がデータ
ラインＤＬに放電される。これと同時に、列選択信号Ｙ
ｉによって放電回路２００内のＮＭＯＳトランジスター
８及び９がターンオフされる。
ー１００内の任意のメモリセルに関するデータ記入動作
が始まる時、列選択信号Ｙｉは低レベルから高レベルに
遷移され、記入パルス信号ＰＷＢは高レベルから低レベ
ルに遷移されると、データラインＤＬは低レベルに遷移
され、そして列通路ゲート部１６０を通してデータライ
ンＤＬに接続されたビットラインＢＬ上の電圧がデータ
ラインＤＬに放電される。これと同時に、列選択信号Ｙ
ｉによって放電回路２００内のＮＭＯＳトランジスター
８及び９がターンオフされる。
【００２２】そして、ビットラインＢＬが低レベルに遷
移されたため、ビットラインＢＬに接続されたトランジ
スター７はターンオフされ、ビットラインＢＬ′に接続
されたトランジスター８はターンオンされる。その結
果、ビットラインＢＬはトランジスター６及び８を通し
て接地される。従って、記入動作時ビットラインＢＬが
放電回路２００及び列通路ゲート部１６０を通して放電
されるためそのものの電圧レベルは早く、そしてもっと
低いレベルに遷移される。
移されたため、ビットラインＢＬに接続されたトランジ
スター７はターンオフされ、ビットラインＢＬ′に接続
されたトランジスター８はターンオンされる。その結
果、ビットラインＢＬはトランジスター６及び８を通し
て接地される。従って、記入動作時ビットラインＢＬが
放電回路２００及び列通路ゲート部１６０を通して放電
されるためそのものの電圧レベルは早く、そしてもっと
低いレベルに遷移される。
【００２３】このような一連の動作によって選択される
メモリセルに論理‘１’又は論理‘０’のデータを記入
するようになる。以後、信号Ｙｉ及びＰＷＢは非活性化
され、信号ＰＷＲ′が活性化されるによってビットライ
ンＢＬはビットラインロード及び等化回路１１０に高レ
ベルに遷移される。
メモリセルに論理‘１’又は論理‘０’のデータを記入
するようになる。以後、信号Ｙｉ及びＰＷＢは非活性化
され、信号ＰＷＲ′が活性化されるによってビットライ
ンＢＬはビットラインロード及び等化回路１１０に高レ
ベルに遷移される。
【００２４】データ記入動作時、本発明による放電回路
２００を利用するによって、ビットラインＢＬ又はＢ
Ｌ′の電圧を接地段位に早く放電させることができる。
従来スタティクランダムの場合において、ビットライン
の電圧は列通路ゲート部１６０を通してデータラインだ
けに放電したためそのもののローディングが大きいほど
ビットラインの電圧を放電させるに所要される時間が増
加するだけではなく、充分に放電されなかった。これに
よって、高速動作が要求される場合、動作サイクル時間
は短くなるため、記入動作時間もなお短くなるによって
記入動作が遂行されないようになった。しかし、本発明
による放電回路２００によって上記のような問題点が克
服できる。
２００を利用するによって、ビットラインＢＬ又はＢ
Ｌ′の電圧を接地段位に早く放電させることができる。
従来スタティクランダムの場合において、ビットライン
の電圧は列通路ゲート部１６０を通してデータラインだ
けに放電したためそのもののローディングが大きいほど
ビットラインの電圧を放電させるに所要される時間が増
加するだけではなく、充分に放電されなかった。これに
よって、高速動作が要求される場合、動作サイクル時間
は短くなるため、記入動作時間もなお短くなるによって
記入動作が遂行されないようになった。しかし、本発明
による放電回路２００によって上記のような問題点が克
服できる。
【００２５】その結果、図３に図示されたように、従来
のビットラインが遷移される時間より本発明のビットラ
インが遷移される時間が約０．７ｎＳ程度もっと早まる
のが分かる。又、従来と本発明によるビットラインＢＬ
及びデータラインＤＬの遷移されるレベルが違うという
のが分かり、本発明のビットラインレベルが従来のビッ
トラインレベルより約０．２５ボルトもっと低めるとい
うのが分かる。というわけで、短い動作サイクル時間及
び記入パルス幅の条件下で、本発明によるスタティクラ
ンダムは安定された記入動作が遂行でき、列選択信号Ｙ
ｉと記入パルスＰＷＢが温度、電源、そして工程によっ
て相互的にずれても安定された記入動作が遂行できる。
のビットラインが遷移される時間より本発明のビットラ
インが遷移される時間が約０．７ｎＳ程度もっと早まる
のが分かる。又、従来と本発明によるビットラインＢＬ
及びデータラインＤＬの遷移されるレベルが違うという
のが分かり、本発明のビットラインレベルが従来のビッ
トラインレベルより約０．２５ボルトもっと低めるとい
うのが分かる。というわけで、短い動作サイクル時間及
び記入パルス幅の条件下で、本発明によるスタティクラ
ンダムは安定された記入動作が遂行でき、列選択信号Ｙ
ｉと記入パルスＰＷＢが温度、電源、そして工程によっ
て相互的にずれても安定された記入動作が遂行できる。
【００２６】
【発明の効果】データ記入動作時、列パルスゲート部を
通した放電パルスと共にビットラインのレベルを放電さ
せるための他の放電パルスを形成するによって、高速動
作が要求される半導体メモリ装置の動作サイクル時間が
短くなるとしても正確で、早くデータが記入できる。
通した放電パルスと共にビットラインのレベルを放電さ
せるための他の放電パルスを形成するによって、高速動
作が要求される半導体メモリ装置の動作サイクル時間が
短くなるとしても正確で、早くデータが記入できる。
【図１】従来技術による半導体メモリ装置を示すブロッ
ク図。
ク図。
【図２】本発明の好ましい実施例による半導体メモリ装
置を示すブロック図。
置を示すブロック図。
【図３】従来及び本発明による記入動作時、制御信号の
波形及び記入結果を示すタイミング図。
波形及び記入結果を示すタイミング図。
１００…メモリセルアレー １１０…ビットラインロード及び等化回路 １２０…感知増幅器 １３０…データ出力バッファ １４０…データ入力バッファ １５０…記入駆動器 １６０…列通路ゲート部 ２００…放電回路
Claims (6)
- 【請求項１】 メモリセルと、 前記メモリセルに結合されたワードラインと、 前記メモリセルに結合された１対のビットラインと、 記入データを前記メモリセル内に書き込むため、記入駆
動器に結合された１対のデータライン及び読出データを
前記メモリセルから感知するための感知増幅器と、 列選択信号に応答して前記ビットラインに／から前記デ
ータライン対を電気的に結合／解除するため、前記ビッ
トライン対と前記データライン対の間に結合された列通
路ゲート部と、 記入動作のとき低電圧レベルに低下されている前記ビッ
トラインのうち一つを放電させるため、放電制御信号に
応じる放電回路を備えていることを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記放電回路が前記放電制御信号に応答
して低下されているビットライトと接地との間に放電電
流通路を提供し、前記放電回路が前記ビットラインに各
々結合されている電流通路及び前記ビットラインに交差
結合されている制御端子を持つ２つの電流駆動トランジ
スター及び前記駆動トランジスターと接地電圧との間に
結合され、前記放電回路に応じてターンオン／オフされ
る少なくとも１つのスイッチングトランジスター を含
んでいることを特徴とする請求項１の記載の半導体メモ
リ装置。 - 【請求項３】 前記列選択信号が前記放電制御回路とし
て使われることを特徴とする請求項２の記載の半導体メ
モリ装置。 - 【請求項４】 前記放電回路が第１のビットラインに結
合されている電流通路及び第２のビットラインに結合さ
れているゲートを持つ第１のＭＯＳトランジスターと、
第２のビットラインに結合されている電流通路及び第１
のビットラインに結合されているゲートを持つ第２のＭ
ＯＳトランジスターと、前記第１のＭＯＳトランジスタ
ーの電流通路と接地電圧との間に結合されている電流通
路及び前記放電制御信号に結合されているゲートを持つ
第３のＭＯＳトランジスターと、前記第２のＭＯＳトラ
ンジスターの電流通路と接地電圧との間に結合されてい
る電流通路及び前記放電制御信号に結合されているゲー
トを持つ第４のＭＯＳトランジスターとを含んでいるこ
とを特徴とする請求項１の記載の半導体メモリ装置。 - 【請求項５】 前記列選択信号が前記放電制御信号とし
て使われていることを特徴とする請求項４の記載の半導
体メモリ装置。 - 【請求項６】 前記メモリセルがスタティクランダムア
クセスメモリであることを特徴とする請求項１の記載の
半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970020508A KR100268430B1 (ko) | 1997-05-24 | 1997-05-24 | 반도체메모리장치 |
| KR97-20508 | 1997-05-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10334667A true JPH10334667A (ja) | 1998-12-18 |
Family
ID=19506997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10142447A Pending JPH10334667A (ja) | 1997-05-24 | 1998-05-25 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6067264A (ja) |
| JP (1) | JPH10334667A (ja) |
| KR (1) | KR100268430B1 (ja) |
| TW (1) | TW374177B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000030436A (ja) * | 1998-07-09 | 2000-01-28 | Fujitsu Ltd | 半導体装置 |
| US6226220B1 (en) * | 1999-09-16 | 2001-05-01 | Nec Corporation | Semiconductor memory device |
| US6252819B1 (en) * | 2000-05-01 | 2001-06-26 | Sandcraft, Inc. | Reduced line select decoder for a memory array |
| US6909639B2 (en) * | 2003-04-22 | 2005-06-21 | Nexflash Technologies, Inc. | Nonvolatile memory having bit line discharge, and method of operation thereof |
| US7095255B2 (en) * | 2004-06-29 | 2006-08-22 | Intel Corporation | Ultra-drowsy circuit |
| KR101799482B1 (ko) * | 2010-12-29 | 2017-11-20 | 삼성전자주식회사 | 기입 어시스트 회로를 포함하는 정적 메모리 장치 |
| US9230637B1 (en) * | 2014-09-09 | 2016-01-05 | Globalfoundries Inc. | SRAM circuit with increased write margin |
| US10255967B1 (en) * | 2017-11-28 | 2019-04-09 | Micron Technology, Inc. | Power reduction technique during write bursts |
| KR20210005425A (ko) | 2019-07-05 | 2021-01-14 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4510584A (en) * | 1982-12-29 | 1985-04-09 | Mostek Corporation | MOS Random access memory cell with nonvolatile storage |
| JPS60151898A (ja) * | 1984-01-18 | 1985-08-09 | Nec Corp | 不揮発性ランダムアクセスメモリセル |
| JPS62102499A (ja) * | 1985-10-28 | 1987-05-12 | Nec Corp | メモリ回路 |
| CN1107323C (zh) * | 1995-06-13 | 2003-04-30 | 三星电子株式会社 | 一种非易失性半导体存储器装置的读出放大器电路 |
-
1997
- 1997-05-24 KR KR1019970020508A patent/KR100268430B1/ko not_active IP Right Cessation
-
1998
- 1998-05-05 TW TW087106889A patent/TW374177B/zh not_active IP Right Cessation
- 1998-05-25 JP JP10142447A patent/JPH10334667A/ja active Pending
- 1998-05-26 US US09/085,185 patent/US6067264A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980084662A (ko) | 1998-12-05 |
| US6067264A (en) | 2000-05-23 |
| TW374177B (en) | 1999-11-11 |
| KR100268430B1 (ko) | 2000-11-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6522163B1 (en) | Apparatus and method for coupling a first node to a second node using switches which are selectively clocked for fast switching times | |
| KR100848058B1 (ko) | 셀프 타이밍 회로를 구비하는 정적 기억 장치 | |
| US7560976B2 (en) | Method of operating a semiconductor device and the semiconductor device | |
| US6950368B2 (en) | Low-voltage sense amplifier and method | |
| US6791897B2 (en) | Word line driving circuit | |
| US4926387A (en) | Memory timing circuit employing scaled-down models of bit lines using reduced number of memory cells | |
| JPH11219589A (ja) | スタティック型半導体記憶装置 | |
| KR100297717B1 (ko) | 반도체메모리의입출력선프리차아지회로및이를사용하는반도체메모리 | |
| JP5127435B2 (ja) | 半導体記憶装置 | |
| JPH09231767A (ja) | スタティック型半導体記憶装置 | |
| US6845049B2 (en) | Semiconductor memory device including a delaying circuit capable of generating a delayed signal with a substantially constant delay time | |
| KR100295048B1 (ko) | 기입시간을최소화하는메모리장치및데이터기입방법 | |
| US6704238B2 (en) | Semiconductor memory device including data bus pairs respectively dedicated to data writing and data reading | |
| US4858188A (en) | Semiconductor memory with improved write function | |
| JPH10334667A (ja) | 半導体メモリ装置 | |
| US20030067833A1 (en) | Bit line selection circuit having hierarchical structure | |
| US6507924B1 (en) | Method and apparatus for testing SRAM memory cells | |
| JP2001176296A (ja) | ストレス試験を行うダイナミックメモリデバイス | |
| US8854902B2 (en) | Write self timing circuitry for self-timed memory | |
| US5761134A (en) | Data reading circuit | |
| US5481496A (en) | Semiconductor memory device and method of data transfer therefor | |
| JP2786420B2 (ja) | データリード／ライト方法及びその装置 | |
| US6034915A (en) | Memory with variable write driver operation | |
| JP2008065974A (ja) | 半導体記憶装置 | |
| KR100318464B1 (ko) | 재쓰기회로를갖는스태틱램디바이스 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051216 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20051221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060320 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060912 |