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KR100541551B1 - 적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및그것을 제조하는 방법 - Google Patents

적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및그것을 제조하는 방법 Download PDF

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KR100541551B1
KR100541551B1 KR1020030065272A KR20030065272A KR100541551B1 KR 100541551 B1 KR100541551 B1 KR 100541551B1 KR 1020030065272 A KR1020030065272 A KR 1020030065272A KR 20030065272 A KR20030065272 A KR 20030065272A KR 100541551 B1 KR100541551 B1 KR 100541551B1
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film
dielectric
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layer
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원석준
권대진
김원홍
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삼성전자주식회사
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Abstract

적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및 그것을 제조하는 방법이 개시된다. 상기 아날로그 커패시터는 하부전극, 상부전극 및 상기 하부전극과 상기 상부전극 사이에 개재된 적어도 3층의 고유전막들을 포함한다. 상기 적어도 3층의 고유전막들은 상기 하부전극과 접촉하는 하부유전막, 상기 상부전극과 접촉하는 상부유전막 및 상기 하부유전막과 상기 상부유전막 사이에 개재된 중간유전막을 포함한다. 또한, 상기 하부유전막 및 상기 상부유전막 각각은 상기 중간유전막에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 누설전류가 작은 고유전막이다. 이에 따라, 상기 적어도 3층의 고유전막들을 사용하여 아날로그 커패시터의 전압효율 특성 및 누설전류 특성을 최적화할 수 있다.
아날로그 커패시터, 고유전막(high-k dielectric layer), 전압효율(voltage coefficient of capacitance; VCC), 누설전류

Description

적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및 그것을 제조하는 방법 {Analog capacitor having at least 3 layers of high-k dielectric layers and method of fabricating the same}
도 1은 본 발명의 바람직한 실시예에 따른 아날로그 커패시터를 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 도 1의 아날로그 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 도 1의 아날로그 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 4a는 단일의 탄탈륨옥사이드(Ta2O5) 막을 갖는 커패시터, 단일의 알루미나(Al2O3) 막을 갖는 커패시터 및 Ta2O5-Al2O3 -Ta2O5(TAT)의 3층의 유전막들을 갖는 커패시터의 누설전류 특성을 설명하기 위한 그래프이고, 도 4b는 상기 커패시터들 각각의 전압효율 특성을 설명하기 위한 C-V 플롯(capacitance-voltage plot)이다.
도 5a는 Al2O3-Ta2O5-Al2O3(ATA)의 3층의 유전막들을 갖는 커패시터와 TAT의 3층의 유전막들을 갖는 커패시터의 누설전류 특성을 설명하기 위한 그래프이고, 도 5b는 상기 ATA 및 상기 TAT의 3층의 유전막들을 갖는 커패서터들 각각의 전압효율 특성을 설명하기 위한 C-V 플롯이다.
도 6a는 단일의 탄탈륨옥사이드(Ta2O5) 막을 갖는 커패시터, 단일의 하프늄옥사이드(HfO2) 유전막을 갖는 커패시터 및 Ta2O5-HfO2-Ta2 O5(THT)의 3층의 유전막들을 갖는 커패시터의 누설전류 특성을 설명하기 위한 그래프이고, 도 6b는 상기 커패시터들 각각의 전압효율 특성을 설명하기 위한 C-V 플롯이다.
도 7a는 HfO2-Ta2O5-HfO2(HTH)의 3층의 유전막들을 갖는 커패시터와 TAT의 3층의 유전막들을 갖는 커패시터의 누설전류 특성을 설명하기 위한 그래프이고, 도 7b는 상기 HTH 및 상기 TAT의 3층의 유전막들을 갖는 커패서터들 각각의 전압효율 특성을 설명하기 위한 C-V 플롯이다.
본 발명은 아날로그 커패시터 및 그것을 제조하는 방법에 관한 것으로, 특히 적어도 3층의 고유전막들을 갖는 아날로그 커패시터 및 그것을 제조하는 방법에 관한 것이다.
아날로그 커패시터는 AD 컨버터(analog to digital converter), RF 소자, 스위칭 커패시터 필터, 시모스 이미지 센서(CMOS image sensor; CIS) 등에 사용되는 단위소자이다. 상기 아날로그 커패시터는 인가전압을 바꾸면 유전막 양단의 전극들 에 축적되는 전하량이 변하는 것을 이용하여 정보를 얻는 커패시터이다.
커패시터에 전압(V)을 인가하였을 때, 유전막 양단의 전극들에 축적되는 전하량 Q는 [수학식 1]로 나타낼 수 있다.
Q = C ×V,
여기서, C는 커패시터의 정전용량, 즉 커패시턴스를 나타낸다.
상기 커패시턴스(C)가 일정한 값을 갖는 경우, 상기 전하량(Q)은 상기 전압(V)에 선형으로 비례한다. 상기 전압(V)의 일정값에 대해 상기 커패시터에 축적되는 전하량은 일정하다. 따라서, 동작 전압의 범위 내에서 전압을 분할하여, 각 분할된 전압들에 대응하는 전하량들을 각각 하나의 정보(bit)로 사용할 수 있다.
아날로그 커패시터에서 많은 정보(high bits)를 얻기 위해서는 분할된 전압들에 대응하는 전하량들의 차이가 크고 일정해야 한다. 이를 위해, 아날로그 커패시터에 사용되는 유전막은 커패시턴스의 전압효율(voltage coefficient of capacitance, VCC), 즉 전압에 따른 커패시턴스의 변화량이 작고, 커패시턴스가 커야 하며, 누설전류가 작아야 한다.
특히, 반도체 소자가 고집적화됨에 따라, 커패시터의 크기가 감소한다. 이에 대응하여, 커패시턴스의 감소를 방지하기 위해 고유전막(high-k dielectric layer)이 적용되고 있다. 편의상, 유전상수가 8 이상인 유전막을 고유전막으로 정의하기로 한다.
한편, 유전막의 커패시턴스는 일반적으로 전압에 의존한다. 즉 커패시턴스(C(V))는 인가전압(V)의 함수로 표현되며, [수학식 2]의 이차함수로 피팅(fitting)할 수 있다.
C(V) = C(0) ×(a ×V2 + b×V + 1),
여기서, C(0)는 인가전압 0 V에서 커패시터가 갖는 커패시턴스를 나타내고, a와 b는 각각 VCC의 2차항 계수(qudratic coefficient) 및 VCC의 선형 계수(linear coefficient)를 나타낸다. 따라서, VCC가 작은 값을 갖기 위해서는 a 및 b가 0에 가까워야 하며, 특히 a가 0에 가까워야 한다.
상기 2차항의 계수(a)는 커패시터의 전극들과 유전막의 계면 특성과 관련이 있는 것으로 알려져 있다. 즉, 전압을 인가할 때, 전극 쪽에 공핍(depletion)이 발생하면 상기 2차항의 계수가 음의 값을 가지며, 전자가 유전막쪽으로 들어가서 유효 유전막의 두께(effective thickness of dielectric layer)가 감소하면 상기 2차항의 계수가 양의 값을 갖는다.
결국, 아날로그 커패시터에 사용되는 유전막은 고유전막으로 누설전류가 작고 VCC의 이차항의 계수의 절대값이 작을 것을 요한다. 그러나, 단일의 고유전막을 사용하여 누설전류 특성 및 전압효율특성을 모두 만족시키기는 어렵다.
단일의 유전막을 갖는 커패시터의 한계를 극복하기 위해 다층의 유전막을 갖는 커패시터와 그것을 제조하는 방법이 미국특허 제6,341,056호에 "다중 복합 유전막을 갖는 커패시터와 그것을 제조하는 방법{Capaciotor with multiple-component dielectric and method of fabricating same}"이라는 제목으로 알만(Allman) 등에 의해 개시된 바 있다.
상기 미국특허 제6,341,056호에 개시된 커패시터는 전압효율특성을 개선하기 위해 전기적 특성 곡선의 곡률이 서로 반대 부호를 갖는 유전막들을 사용한다. 또한, 고유전막을 사용하면서 누설전류를 방지하기 위해 누설전류가 큰 유전막을 중간막으로 하고 그 상부와 하부에 누설전류가 작은 유전막을 배치한다. 따라서, 누설전류가 큰 고유전막을 사용하면서도 누설전류를 방지할 수 있다.
그러나, 상기 미국특허 제6,341,056호에 개시된 방법은 고유전막을 갖는 커패시터에서 전압효율특성이 개선되지 않는 문제점이 있을 수 있다. 즉, 누설전류가 작은 유전막의 전압효율특성이 나쁜 경우, 상기 커패시터의 전압효율특성은 개선되지 않는다.
결과적으로, 고유전막을 가지면서도, 누설전류 특성 및 전압효율 특성을 최적화 할 수 있는 아날로그 커패시터가 요구된다.
본 발명의 목적은 고유전막을 가지면서도, 누설전류 특성 및 전압효율 특성을 최적화할 수 있는 아날로그 커패시터를 제공하는 데 있다.
본 발명의 다른 목적은 상기 아날로그 커패시터를 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 적어도 3층의 고유전막들을 갖는 아날로그 커패시터를 제공한다. 상기 아날로그 커패시터는 하부전극(lower plate), 상부전극(upper plate) 및 상기 하부전극과 상기 상부전극 사이에 개재된 적어도 3층의 고유전막들을 포함한다. 상기 적어도 3층의 고유전막들은 상기 하부전극과 접촉하는 하부유전막(bottom dielectric layer), 상기 상부전극과 접촉하는 상부유전막(top dielectric layer) 및 상기 하부유전막과 상기 상부유전막 사이에 개재된 중간유전막(middle dielectric layer)을 포함한다. 또한, 상기 하부유전막 및 상기 상부유전막 각각은 상기 중간유전막에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 상대적으로 누설전류가 작은 고유전막이다.
전압효율의 이차항의 계수의 절대값이 작은 고유전막들이 상기 전극들과 접촉하며, 누설전류가 작은 고유전막이 상기 전극들 사이에 개재되어 아날로그 커패시터의 전압효율특성 및 누설전류 특성을 최적화할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명은 적어도 3층의 고유전막들을 갖는 아날로그 커패시터를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 하부절연막을 형성하는 것을 포함한다. 상기 하부절연막 상에 하부전극막을 형성한다. 그 후, 상기 하부전극막이 형성된 반도체기판의 전면 상에 적어도 3층의 고유전막들을 차례로 형성한다. 이때, 상기 적어도 3층의 고유전막들은 하부유전막, 중간유전막 및 상부유전막을 포함한다. 상기 하부유전막 및 상기 상부유전막 각각은 전압효율의 이차항의 계수의 절대값이 상기 중간유전막에 비해 상대적으로 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 상대적으로 누설전류가 작은 고유전막인 것을 특징으로 한다. 상기 적어도 3층의 고유전막들 상에 상기 상부유전막과 접촉하도록 상부전극막을 형성한다.
본 발명의 일 실시예에 따르면, 상기 적어도 3층의 고유전막들을 형성하기 전에, 상기 하부유전막을 패터닝하여 하부전극을 형성한다. 또한, 상기 하부전극이 형성된 반도체기판의 전면 상에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 상기 하부전극을 노출시키는 콘택홀을 형성한다. 한편, 상기 적어도 3층의 고유전막들은 상기 콘택홀이 형성된 반도체기판의 전면 상에 콘포말하게 형성되고, 상기 상부전극막은 상기 콘택홀을 매립시키도록 형성된다.
본 발명의 다른 실시예에 따르면, 상기 상부전극막을 사진 및 식각공정을 사용하여 패터닝하여 상부전극을 형성한다. 그 후, 상기 적어도 3층의 고유전막들 및 상기 하부전극막을 사진 및 식각공정을 사용하여 패터닝하여 하부전극을 형성한다. 이때, 상기 하부전극은 상기 상부전극에 비해 폭이 넓은 것을 특징으로 한다. 상기 상부전극 및 상기 하부전극을 별개의 식각공정을 사용하여 형성하므로써 전극간의 단락을 방지할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 바람직한 실시예에 따른 적어도 3층의 고유전막들을 갖는 아날로그 커패시터를 설명하기 위한 단면도이다.
도 1을 참조하면, 하부전극(11)과 상부전극(15) 사이에 적어도 3층의 고유전막들(13)이 개재된다. 상기 하부전극(11) 및 상기 상부전극(15) 각각은 커패시터에 전압을 인가하거나, 전하가 이동할 수 있도록 배선들과 연결되어 있다.
바람직하게는, 상기 하부전극(11) 및 상기 상부전극(15) 각각은 타이타늄(Ti), 타이타늄나이트라이드(TiN), 탄탈륨(Ta), 탄탈륨나이트라이드(TaN), 알루미늄(Al), 구리(Cu), 텅스텐(W), 텅스텐나이트라이드(WN), 이리듐(Ir), 이리듐옥사이드(IrO2), 루세늄(Ru) 및 루세늄옥사이드(RuO2) 막으로 이루어진 일군으로부터 선택된 적어도 하나의 도전막이다. 한편, 상기 하부전극(11)과 상기 상부전극(15)은 동일한 도전막일 것을 요하지 않는다.
상기 적어도 3층의 고유전막들(13)은 상기 하부전극(11)과 접촉하는 하부유전막(13a), 상기 상부전극(15)과 접촉하는 상부유전막(13c) 및 상기 하부유전막과 상기 상부유전막 사이에 개재된 중간유전막(13b)을 포함한다.
상기 하부유전막(13a)은 상기 중간유전막(13b)에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막, 즉 전압효율특성이 우수한 고유전막이다.
상기 하부유전막(13a) 및 상기 중간유전막(13b)의 전압효율의 이차항의 계수 는 다음과 같이 비교한다.
즉, 상기 하부전극(11)과 동일한 물질막으로 형성된 전극들 및 그 사이에 상기 하부유전막(13a)과 동일한 유전막이 개재된 커패시터와 상기 전극들 사이에 중간유전막(13b)과 동일한 유전막이 개재된 커패시터를 각각 준비한다. 상기 커패시터들에 대해 전압에 따른 커패시턴스들을 측정한다. 그 후, 상기 커패시턴스들을 수학식 2와 같이 전압에 대한 이차함수로 피팅(fitting)하여 각 커패시터의 a값을 구한다. 상기 a값들을 비교하면, 전압효율 특성이 우수한 유전막을 선정할 수 있다.
바람직하게는, 상기 전압효율의 이차항의 계수의 절대값이 상대적으로 작은 하부유전막(13a)은 탄탈륨옥사이드(Ta2O5), 타이타늄 도핑된 탄탈륨옥사이드(Ti-doped Ta2O5), 니오비움 도핑된 탄탈륨옥사이드(Nb-doped Ta2O5), 바륨스트론튬타이타네이트(Ba-Sr-TiO3; BST), 리드 지르코네이트 타이타네이트(Pb-Zr-TiO3; PZT) 및 타이타늄옥사이드(TiO2) 막으로 이루어진 일군으로부터 선택된 하나의 물질막이며, 보다 바람직하게는 Ta2O5 막이다.
또한, 상기 상부유전막(13c)도 상기 중간유전막(13b)에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막이다. 상기 상부유전막(13c) 및 상기 중간유전막(13b)의 전압효율의 이차항의 계수는 상기 상부전극(15)과 동일한 물질막으로 형성된 전극들을 사용하여 비교한다.
바람직하게는, 상기 전압효율의 이차항의 계수의 절대값이 상대적으로 작은 상부유전막(13c)은 탄탈륨옥사이드(Ta2O5), 타이타늄 도핑된 탄탈륨옥사이드(Ti-doped Ta2O5), 니오비움 도핑된 탄탈륨옥사이드(Nb-doped Ta2O5), 바륨스트론튬타이타네이트(Ba-Sr-TiO3; BST), 리드 지르코네이트 타이타네이트(Pb-Zr-TiO3; PZT) 및 타이타늄옥사이드(TiO2) 막으로 이루어진 일군으로부터 선택된 하나의 물질막이며, 보다 바람직하게는 Ta2O5 막이다. 상기 상부유전막(13c)은 상기 하부유전막(13a)과 동일한 물질막일 것을 요하지 않는다.
상기 하부전극(11) 및 상기 상부전극(15)과 각각 접촉하는 상기 하부유전막(13a) 및 상기 상부유전막(13c)은 상기 중간유전막(13b)에 비해 전압효율특성이 우수하다. 따라서, 상기 중간유전막(13b)이 갖는 전압효율특성을 개선할 수 있다.
한편, 상기 중간유전막(13b)은 상기 하부유전막(13a) 및 상기 상부유전막(13c)에 비해 누설전류가 상대적으로 작은 막이다.
바람직하게는, 상기 누설전류가 상대적으로 작은 중간유전막(13b)은 알루미나(Al2O3), 하프늄옥사이드(HfO2), 지르코네이트(ZrO2) 및 란타늄옥사이드(La 2O3) 막으로 이루어진 일군으로부터 선택된 하나의 막이며, 보다 바람직하게는 알루미나(Al2O3) 또는 하프늄옥사이드(HfO2) 막이다.
전압효율특성이 우수한 고유전막은 일반적으로 누설전류특성이 나쁘다. 따라 서, 상기 누설전류가 상대적으로 작은 고유전막을 전압효율특성이 우수한 고유전막들 사이에 개재시키므로써 커패시터의 누설전류특성을 개선할 수 있다.
한편, 상기 하부유전막(13a)과 상기 중간유전막(13b) 사이에 버퍼유전막이 개재될 수 있다. 상기 버퍼유전막(13d)은 상기 하부유전막(13a)와 상기 중간유전막(13b)의 계면결함을 제거하기 위해 사용될 수 있다. 또한, 상기 중간유전막(13b)과 상기 상부유전막(13c) 사이에 또 다른 버퍼유전막이 개재될 수 있다. 상기 또 다른 버퍼유전막(13e)은 상기 중간유전막(13b)과 상기 상부유전막(13c) 사이의 계면 결함을 제거하기 위해 사용될 수 있다.
결과적으로, 전압효율특성이 우수한 고유전막들을 전극들과 접촉시키고, 누설전류특성이 우수한 막을 상기 고유전막들 사이에 개재시켜 전압효율특성 및 누설전류특성을 최적화할 수 있다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 아날로그 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 반도체기판(21) 상에 하부절연막(23)을 형성한다. 상기 반도체기판(21) 상에는 배선들(도시하지 않음)이 이미 형성되어 있을 수 있다. 상기 하부절연막(23)은 실리콘산화막으로 형성할 수 있으며, 저유전막으로 형성하는 것이 바람직하다.
상기 하부절연막(23)이 형성된 반도체기판의 전면 상에 하부전극막을 형성한다. 상기 하부전극막은 Ti, TiN, Ta, TaN, Al, Cu, W, WN, Ir, IrO2, Ru 및 RuO2 막 으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성될 수 있다.
상기 하부전극막은 물리기상증착법, 화학기상증착법 또는 원자층 증착법을 사용하여 형성할 수 있으며, 25℃ 내지 500℃의 온도범위에서 형성하는 것이 바람직하다.
상기 하부전극막을 사진 및 식각 공정으로 패터닝하여 하부전극(25)을 형성한다. 이때, 하부배선들(도시하지 않음)도 같이 형성될 수 있다. 상기 하부전극(25)은 상기 하부배선과 연결되도록 형성될 수 있다.
도 2b를 참조하면, 상기 하부전극(25)이 형성된 반도체기판의 전면 상에 층간절연막(27)을 형성한다. 상기 층간절연막(27)은 실리콘 산화막 또는 저유전막으로 형성될 수 있다. 상기 층간절연막(27)을 사진 및 식각 공정을 사용하여 패터닝하여 상기 하부전극(25)을 노출시키는 콘택홀(27a)을 형성한다.
도 2c를 참조하면, 상기 콘택홀(27a)이 형성된 반도체기판의 전면 상에 하부유전막(29a), 중간유전막(29b) 및 상부유전막(29c)을 차례로 콘포말(conformal)하게 형성한다. 상기 중간유전막(29b)을 형성하기 전에 버퍼유전막(도시하지 않음)을 더 형성할 수 있으며, 상기 상부유전막(29c)을 형성하기 전에 또 다른 버퍼유전막(도시하지 않음)을 더 형성할 수 있다. 상기 버퍼유전막들은 상기 하부유전막(29a)과 상기 중간유전막(29b) 사이에 발생할 수 있는 계면결함 및 상기 중간유전막(29b)과 상기 상부유전막(29c) 사이에 발생할 수 있는 계면결함을 방지하기 위해 사용될 수 있다.
상기 하부유전막(29a) 및 상기 상부유전막(29c) 각각은 상기 중간유전막(29b)에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 상대적으로 작은 고유전막으로 형성한다. 바람직하게는, 상기 하부유전막(29a) 및 상기 상부유전막(29c) 각각은 Ta2O5, Ti-doped Ta2O5, Nb-doped Ta 2O5, BST, PZT 및 TiO2 막으로 이루어진 일군으로부터 선택된 하나의 물질막으로 형성할 수 있으며, 보다 바람직하게는 Ta2O5 막으로 형성할 수 있다. 그러나, 상기 하부유전막(29a)과 상기 상부유전막(29c)은 서로 동일한 고유전막으로 형성될 필요는 없으며, 서로 다른 고유전막으로 형성될 수 있다. 다만, 상기 하부유전막(29a)과 상기 상부유전막(29c)을 동일한 고유전막으로 형성할 경우, 동일 공정을 사용하여 상기 하부 및 상부유전막들(29a 및 29c)을 형성할 수 있어, 공정진행이 편리한 장점이 있다. 한편, 상기 하부유전막(29a)과 상기 상부유전막(29c)은 10Å 내지 500Å의 두께로 형성하는 것이 바람직하다.
상기 하부유전막(29a) 및 상기 상부유전막(29c) 각각은 화학기상 증착법 또는 원자층 증착법을 사용하여 200℃ 내지 500℃의 온도범위에서 형성할 수 있다. 상기 원자층 증착법을 사용하여 상기 하부유전막(29a) 및/또는 상기 상부유전막(29c)을 형성할 경우, 반응기체는 산소원자를 함유하는 기체를 사용하는 것이 바람직하다. 상기 산소원자를 함유하는 반응기체는 수증기(H2O), 오존(O3), 산소 플라즈마(O2-plasma) 및 산화이질소 플라즈마(N2O-plasma)로 이루어진 일군으로부터 선택된 적어도 하나의 기체일 수 있다.
화학기상증착법을 사용하여 상기 하부유전막(29a) 및/또는 상기 상부유전막(29c)을 형성할 경우, 상기 유전막들(29a 및/또는 29c)은 산소원자를 함유하는 기체분위기에서 형성하는 것이 바람직하다. 상기 산소원자를 함유하는 기체분위기는 O2, O3, O2-plasma 및 N2O-plasma 기체로 이루어진 일군으로부터 선택된 적어도 하나의 기체를 포함하는 분위기일 수 있다.
한편, 상기 화학기상증착법을 사용하여 상기 유전막들(29a 및/또는 29c)을 형성한 경우, 막질을 개선시키기 위해 화학기상증착법으로 형성된 상기 하부유전막(29a) 및/또는 상기 상부유전막(29c)을 산소원자를 함유하는 기체분위기에서 열처리 할 수 있다. 상기 산소원자를 함유하는 기체분위기는 오존(O3), 산소 플라즈마(O2-플라즈마) 및 산화이질소 플라즈마(N2O-플라즈마) 기체로 이루어진 일군으로 부터 선택된 적어도 하나의 기체를 포함하는 분위기일 수 있다. 상기 열처리는 200℃ 내지 500℃의 온도범위에서 수행되는 것이 바람직하다.
한편, 상기 중간유전막(29b)은 상기 하부유전막(29a) 및 상기 상부유전막(29c)에 비해 상대적으로 누설전류가 작은 고유전막으로 형성한다. 바람직하게는, 상기 중간유전막(29b)은 Al2O3, HfO2, ZrO2 및 La 2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막으로 형성할 수 있으며, 보다 바람직하게는 Al2O3 또는 HfO2 막으로 형성할 수 있다. 상기 중간유전막(29b)은, 위에서 설명한 바와 같은 기체분위기에서, 화학기상증착법 또는 원자층 증착법으로 형성할 수 있으며, 200℃ 내지 500℃의 온도범위에서 10Å 내지 500Å의 두께로 형성하는 것이 바람직 하다.
상기 유전막들(29)이 형성된 반도체기판의 전면 상에 상부전극막(31)을 형성한다. 상기 상부전극막(31)은 상기 콘택홀(도 2b의 27a)을 매립하도록 형성한다. 바람직하게는, 상기 상부전극막(31)은 Ti, TiN, Ta, TaN, Al, Cu, W, WN, Ir, IrO2, Ru 및 RuO2 막으로 이루어진 일군으로부터 선택된 적어도 하나의 막으로 형성될 수 있으며, 보다 바람직하게는, TiN 막과 W 막을 차례로 적층하여 형성할 수 있다.
상기 상부전극막(31)은 물리기상증착법, 화학기상증착법 또는 원자층 증착법을 사용하여 형성할 수 있으며, 25℃ 내지 500℃의 온도범위에서 형성하는 것이 바람직하다.
도 2d를 참조하면, 상기 상부전극막(31) 및 상기 유전막들(29)을 상기 층간절연막(27)이 노출될 때 까지 평탄화시키어 상기 콘택홀(27a) 내부에 상부전극(31a)을 형성한다.
상기 상부전극(31a)이 형성된 반도체기판의 전면상에 도전막을 형성한다. 상기 도전막을 사진 및 식각공정을 사용하여 패터닝하여 상기 상부전극(31a)과 전기적으로 접속하는 상부배선을 형성한다.
그 결과, 상기 하부전극(25), 상기 유전막들(29) 및 상기 상부전극(31a)을 포함하는 커패시터가 완성된다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 아날로그 커패시터를 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 도 2a를 참조하여 설명한 바와 같이, 반도체기판(51) 상에 하부절연막(53) 및 하부전극막(55)을 형성한다. 다만, 상기 하부전극막(55)을 바로 패터닝하지는 않는다.
도 3b를 참조하면, 상기 하부전극막(55) 상에 하부유전막(57a), 중간유전막(57b) 및 상부유전막(57c)을 차례로 형성한다. 이때, 상기 중간유전막(29b)을 형성하기 전에 버퍼유전막(도시하지 않음)을 더 형성할 수 있으며, 상기 상부유전막(29c)을 형성하기 전에 또 다른 버퍼유전막(도시하지 않음)을 더 형성할 수 있다.
상기 하부유전막(57a), 상기 중간유전막(57b) 및 상기 상부유전막(57c) 각각은, 도 2c를 참조하여 설명한 바와 같은 고유전막으로 형성한다. 또한, 상기 하부유전막(57a) 및 상기 상부유전막(57c) 각각은, 도 2c를 참조하여 설명한 바와 같이, 화학기상 증차법 또는 원자층 증착법을 사용하여 형성할 수 있다. 화학기상증착법을 사용하여 상기 하부유전막(57a) 및/또는 상기 상부유전막(57c)을 형성한 경우, 도 2c를 참조하여 설명한 바와 같이, 상기 하부유전막(57a) 및/또는 상기 상부유전막(57c)을 열처리 할 수 있다.
상기 하부유전막(57a)과 상기 중간유전막(57b) 사이 및/또는 상기 중간유전막(57b)과 상기 상부유전막(57c) 사이에 다른 유전막들을 더 형성할 수 있다.
상기 유전막들(57) 상에 상부전극막(59)을 형성한다. 상기 상부전극막(59)은 도 2c를 참조하여 설명한 바와 같은 물질막으로 형성할 수 있다. 또한, 상기 상부전극막(59)은 도 2c를 참조하여 설명한 바와 같이 물리기상증착법, 화학기상증착법 또는 원자층 증착법을 사용하여 형성할 수 있다.
도 3c를 참조하면, 상기 상부전극막(59)을 사진 및 식각공정을 사용하여 패터닝하여 상부전극(59a)을 형성한다. 이때, 상기 유전막들(57) 상부면이 식각될 수 있다.
상기 상부전극(59a)을 형성한 후, 다시 사진 및 식각공정을 사용하여 상기 유전막들(57) 및 상기 하부전극막(55)을 패터닝하여 하부전극(55a)을 형성한다. 상기 하부전극(55a)은 상기 상부전극(59a) 보다 넓은 폭을 갖도록 형성한다. 이때, 상기 하부절연막(53) 상의 소정영역에 상기 하부전극막(55)을 패터닝하여 하부배선들(도시하지 않음)을 형성할 수 있다. 상기 하부전극(25)은 상기 하부배선과 연결되도록 형성될 수 있다.
상기 상부전극(59a) 및 상기 하부전극(55a)을 별개의 식각공정을 사용하여 형성하므로써 상기 하부전극(55a)와 상기 상부전극(59a) 사이에 발생할 수 있는 식각 잔여물(residue)에 의한 단락을 방지할 수 있다.
도 3d를 참조하면, 상기 상부전극(59a)이 형성된 반도체기판의 전면 상에 층간절연막(61)을 형성한다. 상기 층간절연막(61)은 실리콘 산화막 또는 저유전막으로 형성할 수 있다.
상기 층간절연막(61)을 사진 및 식각 공정으로 패터닝하여 상기 상부전극(59a)을 노출시키는 콘택홀들을 형성한다. 그 후, 상기 콘택홀들이 형성된 반도체기판의 전면 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 상부전극(59a)과 전기적으로 접속하는 상부배선(63)을 형성한다.
그 결과, 상기 하부전극(55a), 상기 유전막들(57) 및 상기 상부전극(59a)을 포함하는 커패시터가 완성된다.
<실험예들; examples>
이하에서는, 종래기술에 따라 제작된 커패시터들 및 본 발명의 일 실시예에 따라 제작된 커패시터의 여러가지 측정결과들( various measurement results)을 설명하기로 한다.
여기서, 상기 커패시터들 각각은 도 2a 내지 도 2d를 참조하여 설명한 공정 순서에 따라 제작되었다. 다만, 상기 하부전극막은 Ti, TiN, Al, Ti 및 TiN 막을 차례로 적층하여 형성하였고, 상기 유전막들(도 2c의 29)은 각 커패시터 마다 달리 형성하였으며, 상기 상부전극막(도 2c의 31)은 TiN 및 W 막을 차례로 적층하여 형성하였다. 한편, 이하에서 상술하는 모든 커패시터들에 대해 누설전류는 125℃에서 측정하였으며, 커패시턴스는 주파수 100 kHz 의 교류전압 100 mV를 인가하여 측정하였다.
도 4a는 단일의 Ta2O5 막으로 상기 유전막(29)을 형성한 커패시터(이하, T-C; 71), 단일의 Al2O3 막으로 상기 유전막(29)을 형성한 커패시터(이하, A-C; 73) 및 TAT의 3층의 유전막들로 상기 유전막들(29)을 형성한 커패시터(이하, TAT-C; 75) 각각의 누설전류 특성을 설명하기 위한 그래프이고, 도 4b는 상기 커패시터들(71, 73 및 75) 각각의 전압효율특성을 설명하기 위한 표준화된 C-V 플롯이다.
여기서, 상기 커패시터들에 형성된 유전막들의 두께 및 등가산화막 두께(equivalant oxide thickness; EOT)를 표 1에 요약하였다.
커패시터 유전막(들) 두께(Å) EOT(Å)
T-C(71) Ta2O5 600 88
A-C(73) Al2O3 180 89
TAT-C(75) Ta2O5-Al2O3-Ta2O5 150-90-150 85
표 1에서 알 수 있듯이, 상기 커패시터들(71, 73 및 75)의 EOT는 큰 차이가 없었다. 또한, 동일한 EOT를 확보하기 위한 Ta2O5 막의 두께가 Al2O3 막의 두께보다 더 두껍다는 것으로부터 Ta2O5 막의 유전상수(dielectric constant)가 Al2O 3 막의 그것보다 더 큰 것을 확인할 수 있었다. 실제로 Al2O3 막의 유전상수는 약 9이고, Ta2O5 막의 유전상수는 약 30 이다.
한편, 도 4a를 참조하면, T-C(71)의 누설전류밀도가 A-C(73)의 누설전류밀도 보다 현저히 증가하였다. 아날로그 커패시터의 동작전압의 범위가 -5 내지 5 V일 때, 상기 T-C(71)의 누설전류밀도는 아날로그 커패시터에서 허용하기 어려운 크기이다. 상기 A-C(73)의 누설전류밀도는 매우 작았으며, 상기 TAT-C(75)의 누설전류밀도는 상기 T-C(71) 보다는 작고 상기 A-C(73) 보다는 큰 값을 가졌다. 그러나, 아날로그 커패시터 동작전압의 범위가 -5 내지 5 V일 때, 상기 TAT-C(75)의 누설전류밀도는 아날로그 커패시터에서 허용할 수 있는 크기이다.
도 4b를 참조하면, 상기 T-C(71)의 전압효율의 이차항의 계수는 음의 값을 가지며, 그 절대값의 크기는 상기 A-C(73)에 비해 상대적으로 작았다. 상기 A- C(73)는 인가전압(V)에 따른 커패시턴스의 변화가 커서 아날로그 커패시터에서 많은 정보들(high bits)을 얻기에는 부적당하다.
한편, 상기 TAT-C(75)는 전압효율의 이차항의 계수가 양의 값을 가지며, 상기 T-C(71)에 비해 상대적으로 큰 절대값을 가졌다. 그러나, 상기 TAT-C(75)의 전압효율의 이차항의 계수는 상기 A-C(73)의 그것보다 상대적으로 작은 값을 가지므로, 상기 A-C(73)에 비해 상대적으로 많은 정보들을 얻을 수 있다.
결과적으로, T-C(71)는 전압효율특성은 우수하나 누설전류특성이 나쁘고, A-C(73)는 누설전류특성은 우수하나 전압효율특성이 나쁘다. 따라서, 누설전류특성 및 전압효율특성을 동시에 충족시킬 수 있는 TAT-C(75)가 상기 커패시터들 중에서 아날로그 커패시터로 가장 적합하다.
도 5a는 상기 TAT-C(75)와 Al2O3-Ta2O5-Al2O3 (ATA)의 3층의 유전막들로 상기 유전막들(도 2c의 29)을 형성한 커패시터(ATA-C; 77) 각각의 누설전류 특성을 설명하기 위한 그래프이고, 도 5b는 상기 커패시터들(75 및 77) 각각의 전압효율특성을 설명하기 위한 표준화된 C-V 플롯이다.
여기서, 상기 커패시터들에 형성된 유전막들의 두께 및 등가산화막 두께를 표 2에 요약하였다.
커패시터 유전막들 두께(Å) EOT(Å)
TAT-C(75) Ta2O5-Al2O3-Ta2O5 150-90-150 85
ATA-C(77) Al2O3-Ta2O5-Al2O3 50-400-50 115
표 2에서 알 수 있듯이, 상기 TAT-C(75)의 EOT가 상기 ATA-C(77)의 그것보다 작았다. 이는 상기 ATA-C(77)에서 Ta2O5 및 Al2O3의 전체 두께가 상기 TAT-C(75)에서 Ta2O5 및 Al2O3의 전체 두께에 비해 더 컸기 때문이다.
한편, 도 5a를 참조하면, 상기 ATA-C(77)의 누설전류밀도가 상기 TAT-C(75)의 그것보다 작았다. 이는 전극과 이에 접촉하는 유전막 사이의 일함수 차이와 관련이 있을 것으로 판단된다. 즉, 전극과 이에 접촉하는 유전막 사이의 일함수 차이가 크면 누설전류가 감소할 것이다. 그러나, 상기 TAT-C(75)의 누설전류밀도도 아날로그 커패시터에서 허용될 수 있는 크기이다. 따라서, 누설전류를 방지하기 위해 Al2O3 막을 전극과 직접 접촉하도록 형성할 필요는 없다.
도 5b를 참조하면, 인가전압(V)에 따른 커패시턴스의 변화는 상기 TAT-C(75)가 상기 ATA-C(77)에 비해 작았다. 특히, 상기 ATA-C(77)의 C-V 곡선(curve)은 A-C(도 4b의 73)의 C-V 곡선과 유사함을 알 수 있었다. 또한, 상기 ATA-C(77)의 EOT를 상기 TAT-C(75)의 그것과 동일하게 하기 위해 Al2O3 및 Ta2O5의 두께를 더 낮추면 전압효율 특성은 더욱 나빠졌을 것이다.
결과적으로, 전압효율특성이 우수한 유전막들이 전극들과 접촉하도록 형성하여야 커패시터의 전압효율특성을 최적화할 수 있으며, 누설전류특성이 우수한 유전막은 반드시 전극들과 접촉하도록 형성할 필요가 없다.
도 6a는 단일의 Ta2O5 막으로 상기 유전막(도 2c의 29)을 형성한 커패시터(이하, T-C; 81), 단일의 HfO2 막으로 상기 유전막(29)을 형성한 커패시터(이하, H- C; 83) 및 THT의 3층의 유전막들로 상기 유전막들(29)을 형성한 커패시터(이하, THT-C; 85) 각각의 누설전류 특성을 설명하기 위한 그래프이고, 도 6b는 상기 커패시터들(81, 83 및 85) 각각의 전압효율특성을 설명하기 위한 표준화된 C-V 플롯이다.
여기서, 상기 커패시터들에 형성된 유전막들의 두께 및 등가산화막 두께를 표 3에 요약하였다.
커패시터 유전막(들) 두께(Å) EOT(Å)
T-C(81) Ta2O5 600 88
H-C(83) HfO2 420 85
THT-C(85) Ta2O5-HfO2-Ta2O5 200-150-200 85
표 3에서 알 수 있듯이, 상기 커패시터들(81, 83 및 85)의 EOT는 큰 차이가 없었다. 또한, 동일한 EOT를 확보하기 위한 Ta2O5 막의 두께가 Hf2O2 막의 두께보다 더 두껍다는 것으로부터 Ta2O5 막의 유전상수가 HfO2 막의 그것보다 더 큰 것을 확인할 수 있었다. 실제로 HfO2 막의 유전상수는 약 20으로 Ta2O5 막의 유전상수보다 작다.
한편, 6a를 참조하면, 상기 T-C(81)의 누설전류밀도가 H-C(83)의 누설전류밀도 보다 현저히 증가하였다. 도 4a를 참조하여 설명한 바와 같이, 상기 T-C(81)는 아날로그 커패시터로서 부적당하다. 그리고, 상기 H-C(83)의 누설전류밀도는 상당히 낮은 값을 가졌다. 그러나, 상기 H-C(83)는 항복전압(breakdown voltage; BV)가 작아 아날로그 커패시터로서 부적당하다.
이에 반해, 상기 THT-C(85)의 누설전류밀도는 상기 T-C(81)에 비해 상대적으로 낮았으며, BV도 상기 H-C(83)에 비해 상당히 높은 값을 가졌다.
도 6b를 참조하면, 상기 T-C(81)는, 도 4b를 참조하여 설명한 바와 같이, 전압효율의 이차항의 계수의 절대값이 다른 커패시터들에 비해 상대적으로 작았다. 한편, 상기 H-C(83)는 인가전압(V)에 따른 커패시턴스의 변화가 상당히 컸다. 그리고, 상기 THT-C(85)는 전압효율의 이차항의 계수의 절대값이 상기 H-C(83)에 비해 상대적으로 작았다.
결과적으로, 상기 THT-C(85)가 상기 누설전류특성, BV 특성 및 전압효율특성을 모두 만족시킬 수 있다.
도 7a는 상기 THT-C(85)와 HfO2-Ta2O5-HfO2(HTH)의 3층의 유전막들로 상기 유전막들(도 2c의 29)을 형성한 커패시터(HTH-C; 87) 각각의 누설전류 특성을 설명하기 위한 그래프이고, 도 7b는 상기 커패시터들(85 및 87) 각각의 전압효율특성을 설명하기 위한 표준화된 C-V 플롯이다.
여기서, 상기 커패시터들에 형성된 유전막들의 두께 및 등가산화막 두께를 표 4에 요약하였다.
커패시터 유전막들 두께(Å) EOT(Å)
THT-C(85) Ta2O5-HfO2-Ta2O5 200-150-200 85
HTH-C(87) HfO2-Ta2O5-HfO2 75-400-75 85
표 4에서 알 수 있듯이, 상기 THT-C(85)와 상기 HTH-C(87)의 EOT는 서로 차이가 없었다.
한편, 도 7a를 참조하면, 상기 HTH-C(87)의 누설전류밀도가 상기 THT-C(85)의 그것보다 작았다. 이는 도 5a를 참조하여 설명한 바와 같다. 또한, 상기 THT-C(85)의 누설전류밀도도 아날로그 커패시터에서 허용 가능하므로 HfO2를 반드시 전극과 접촉하도록 형성할 필요는 없다.
도 7b를 참조하면, 인가전압(V)에 따른 커패시턴스의 변화는 상기 THT-C(85)가 상기 HTH-C(87)에 비해 작았다. 특히, 상기 HTH-C(87)의 C-V 곡선(curve)은 H-C(도 6b의 83)의 C-V 곡선과 유사함을 알 수 있었다. 이는 전극과 이에 접촉하는 유전막의 계면이 전압효율특성에 영향을 미치기 때문으로 판단된다.
결과적으로, 전압효율특성이 우수한 유전막들이 전극들과 접촉하도록 형성하여야 커패시터의 전압효율특성을 최적화할 수 있다. 한편, 누설전류를 방지하기 위하여 누설전류특성이 우수한 유전막을 사용하여야 하나, 누설전류특성이 우수한 유전막이 전극들과 직접 접촉하지 않아도 누설전류는 상당히 감소한다.
본 발명에 따르면, 전압효율특성이 우수한 고유전막들이 전극들과 접촉하고, 누설전류를 방지할 수 있는 고유전막이 상기 고유전막들 사이에 개재되어, 고유전막을 가지면서도 전압효율특성 및 누설전류특성이 최적화된 아날로그 커패시터를 제공할 수 있다.

Claims (40)

  1. 하부전극;
    상기 하부전극에 대향하는 상부전극; 및
    상기 하부전극과 상기 상부전극 사이에 개재된 적어도 3층의 고유전막들을 포함하되, 상기 적어도 3층의 고유전막들은 상기 하부전극과 접촉하는 하부유전막, 상기 상부전극과 접촉하는 상부유전막 및 상기 하부유전막과 상기 상부유전막 사이에 개재된 중간유전막을 포함하고, 상기 하부유전막 및 상기 상부유전막 각각은 상기 중간유전막에 비해 상대적으로 전압효율의 이차항의 계수의 절대값이 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 누설전류가 작은 고유전막인 것을 특징으로 하는 아날로그 커패시터.
  2. 제 1 항에 있어서,
    상기 하부유전막과 상기 상부유전막은 서로 다른 물질막들인 것을 특징으로 하는 아날로그 커패시터.
  3. 제 2 항에 있어서,
    상기 하부유전막 및 상기 상부유전막 각각은 Ta2O5, Ti-doped Ta2O5 , Nb-doped Ta2O5, BST, PZT 및 TiO2 막으로 이루어진 일군으로부터 선택된 하나의 물질 막인 것을 특징으로 하는 아날로그 커패시터.
  4. 제 3 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 물질막인 것을 특징으로 하는 아날로그 커패시터.
  5. 제 4 항에 있어서,
    상기 하부유전막과 상기 중간유전막 사이에 개재된 버퍼유전막; 및
    상기 중간유전막과 상기 상부유전막 사이에 개재된 또 다른(another) 버퍼유전막을 더 포함하는 아날로그 커패시터.
  6. 제 2 항에 있어서,
    상기 하부유전막과 상기 상부유전막 중 하나의 유전막은 Ta2O5 막인 것을 특징으로 하는 아날로그 커패시터.
  7. 제 6 항에 있어서,
    상기 하부유전막과 상기 상부유전막 중 다른 하나의 유전막은 BST, PZT 및 TiO2 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터.
  8. 제 7 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터.
  9. 제 8 항에 있어서,
    상기 하부유전막과 상기 중간유전막 사이에 개재된 버퍼유전막; 및
    상기 중간유전막과 상기 상부유전막 사이에 개재된 또 다른 버퍼유전막을 더 포함하는 아날로그 커패시터.
  10. 제 1 항에 있어서,
    상기 하부유전막과 상기 상부유전막은 서로 동일한 물질막인 것을 특징으로 하는 아날로그 커패시터.
  11. 제 10 항에 있어서,
    상기 동일한 물질막은 Ta2O5 막인 것을 특징으로 하는 아날로그 커패시터.
  12. 제 11 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터.
  13. 제 11 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3 또는 HfO2 막인 것을 특징으로 하는 아날로그 커패시터.
  14. 제 13 항에 있어서,
    상기 하부유전막과 상기 중간유전막 사이에 개재된 버퍼유전막; 및
    상기 중간유전막과 상기 상부유전막 사이에 개재된 또 다른 버퍼유전막을 더 포함하는 아날로그 커패시터.
  15. 하부전극;
    상기 하부전극에 대향하는 상부전극;
    상기 하부전극과 상기 상부전극 사이에 개재되고, 상기 하부전극과 접촉하는 Ta2O5막으로 형성된 하부유전막;
    상기 하부전극과 상기 상부전극 사이에 개재되고, 상기 하부전극과 접촉하는 Ta2O5막으로 형성된 상부유전막; 및
    상기 하부유전막과 상기 상부유전막 사이에 개재되고, Al2O3 막으로 형성된 중간유전막을 포함하는 아날로그 커패시터.
  16. 제 15 항에 있어서,
    상기 하부유전막과 상기 중간유전막 사이에 개재된 버퍼유전막; 및
    상기 중간유전막과 상기 상부유전막 사이에 개재된 또 다른 버퍼유전막을 더 포함하는 아날로그 커패시터.
  17. 하부전극;
    상기 하부전극에 대향하는 상부전극;
    상기 하부전극과 상기 상부전극 사이에 개재되고, 상기 하부전극과 접촉하는 Ta2O5막으로 형성된 하부유전막;
    상기 하부전극과 상기 상부전극 사이에 개재되고, 상기 하부전극과 접촉하는 Ta2O5막으로 형성된 상부유전막; 및
    상기 하부유전막과 상기 상부유전막 사이에 개재되고, HfO2 막으로 형성된 중간유전막을 포함하는 아날로그 커패시터.
  18. 제 17 항에 있어서,
    상기 하부유전막과 상기 중간유전막 사이에 개재된 버퍼유전막; 및
    상기 중간유전막과 상기 상부유전막 사이에 개재된 또 다른 버퍼유전막을 더 포함하는 아날로그 커패시터.
  19. 반도체기판 상에 하부절연막을 형성하고,
    상기 하부절연막 상에 하부전극막을 형성하고,
    상기 하부전극막이 형성된 반도체기판의 전면 상에 적어도 3층의 고유전막들을 차례로 형성하되, 상기 적어도 3층의 고유전막들은 하부유전막, 중간유전막 및 상부유전막을 포함하고, 상기 하부유전막 및 상기 상부유전막 각각은 전압효율의 이차항의 계수의 절대값이 상기 중간유전막에 비해 상대적으로 작은 고유전막이고, 상기 중간유전막은 상기 하부유전막 및 상기 상부유전막 각각에 비해 상대적으로 누설전류가 작은 고유전막인 것을 특징으로 하고,
    상기 적어도 3층의 고유전막들 상에 상기 상부유전막과 접촉하도록 상부전극막을 형성하는 것을 포함하는 아날로그 커패시터 제조방법.
  20. 제 19 항에 있어서,
    상기 상부유전막은 상기 하부유전막과 다른 물질막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  21. 제 20 항에 있어서,
    상기 하부유전막 및 상기 상부유전막 각각은 Ta2O5, Ti-doped Ta2O5 , Nb-doped Ta2O5, BST, PZT 및 TiO2 막으로 이루어진 일군으로부터 선택된 하나의 물질막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  22. 제 21 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  23. 제 22 항에 있어서,
    상기 중간유전막을 형성하기 전에 버퍼유전막을 형성하고,
    상기 상부유전막을 형성하기 전에 또 다른 버퍼유전막을 형성하는 것을 더 포함하는 아날로그 커패시터 제조 방법.
  24. 제 23 항에 있어서,
    상기 하부유전막, 상기 중간유전막 및 상기 상부유전막 각각은 화학기상 증착법 또는 원자층 증착법을 사용하여 형성되는 것을 특징으로 하는 아날로그 커패시터 제조방법.
  25. 제 24 항에 있어서,
    상기 화학기상증착법 또는 상기 원자층 증착법을 사용하여 형성되는 유전막들 각각은 200℃ 내지 500℃의 온도범위에서 형성되는 것을 특징으로 하는 아날로그 커패시터 제조방법.
  26. 제 24 항에 있어서,
    상기 화학기상증착법을 사용하여 상기 하부유전막, 상기 중간유전막 또는 상기 상부유전막을 형성한 경우, 상기 화학기상증착법을 사용하여 형성된 상기 유전막들을 산소를 함유하는 기체분위기에서 열처리하는 것을 더 포함하는 아날로그 커패시터 제조방법.
  27. 제 26 항에 있어서,
    상기 산소를 함유하는 기체분위기는 O3, O2-플라즈마 및 N2O-플라즈마 기체로 이루어진 일군으로 부터 선택된 적어도 하나의 기체를 포함하는 분위기인 것을 특징으로 하는 아날로그 커패시터 제조 방법
  28. 제 20 항에 있어서,
    상기 하부유전막과 상기 상부유전막 중 하나의 유전막은 Ta2O5 막인 것을 특 징으로 하는 아날로그 커패시터 제조방법.
  29. 제 28 항에 있어서,
    상기 하부유전막과 상기 상부유전막 중 다른 하나의 유전막은 BST, PZT 및 TiO2 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  30. 제 29 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  31. 제 30 항에 있어서,
    상기 중간유전막을 형성하기 전에 버퍼유전막을 형성하고,
    상기 상부유전막을 형성하기 전에 또 다른 버퍼유전막을 형성하는 것을 더 포함하는 아날로그 커패시터 제조 방법.
  32. 제 31 항에 있어서,
    상기 하부유전막, 상기 중간유전막 및 상기 상부유전막 각각은 화학기상 증 착법 또는 원자층 증착법을 사용하여 형성되는 것을 특징으로 하는 아날로그 커패시터 제조방법.
  33. 제 32 항에 있어서,
    상기 화학기상증착법 또는 상기 원자층 증착법을 사용하여 형성되는 유전막들 각각은 200℃ 내지 500℃의 온도범위에서 형성되는 것을 특징으로 하는 아날로그 커패시터 제조방법.
  34. 제 19 항에 있어서,
    상기 상부유전막은 상기 하부유전막과 동일한 물질막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  35. 제 34 항에 있어서,
    상기 동일한 물질막은 Ta2O5 막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  36. 제 35 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3, HfO2, ZrO2 및 La2O3 막으로 이루어진 일군으로부터 선택된 하나의 고유전막인 것을 특징으로 하는 아날 로그 커패시터 제조방법.
  37. 제 35 항에 있어서,
    상기 누설전류가 상대적으로 작은 중간유전막은 Al2O3 또는 HfO2 막인 것을 특징으로 하는 아날로그 커패시터 제조방법.
  38. 제 37 항에 있어서,
    상기 중간유전막을 형성하기 전에 버퍼유전막을 형성하고,
    상기 상부유전막을 형성하기 전에 또 다른 버퍼유전막을 형성하는 것을 더 포함하는 아날로그 커패시터 제조방법.
  39. 제 38 항에 있어서,
    상기 하부유전막, 상기 중간유전막 및 상기 상부유전막 각각은 화학기상 증착법 또는 원자층 증착법을 사용하여 형성되는 것을 특징으로 하는 아날로그 커패시터 제조방법.
  40. 제 39 항에 있어서,
    상기 화학기상증착법을 사용하여 상기 하부유전막, 상기 중간유전막 또는 상기 상부유전막을 형성한 경우, 상기 화학기상증착법을 사용하여 형성된 상기 유전 막들을 산소를 함유하는 기체분위기에서 열처리하는 것을 더 포함하는 아날로그 커패시터 제조방법.
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