KR100538324B1 - 플라즈마 디스플레이 패널의 전극 구동회로 - Google Patents
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Abstract
본 발명은 에너지 회수회로의 고용량 소스 커패시터를 제거할 수 있도록 한 플라즈마 디스플레이 패널의 전극 구동회로에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 전극 구동회로는 상부기판에 형성된 제 1전극 및 제 2전극에 서스테인 전압을 공급하기 위한 서스테인 전압원과; 상기 제 1전극 및 제 2전극간에 등가적으로 형성되는 용량성 부하와; 상기 서스테인 전압원과 기저전압원 사이에 설치되고 상기 서스테인 전압원의 전압이 상기 용량성 부하에 공급될 때 전압의 드롭현상을 방지하기 위한 전원 커패시터와; 상기 서스테인 전압원과 제 1노드 사이에 접속되는 제 1스위치와; 상기 서스테인 전압원과 제 2노드 사이에 접속되는 제 2스위치와; 기저전압원과 상기 제 1노드 사이의 제 3노드와, 상기 기저전압원 사이에 접속되는 제 3스위치와; 기저전압원과 상기 제 2노드 사이의 제 4노드와, 상기 기저전압원 사이에 접속되는 제 4스위치와; 상기 제 1노드와 상기 제 2노드 사이에 접속되는 제 1인덕터와; 상기 제 2노드와 상기 제 4노드 사이에 접속되는 제 2인덕터를 구비한다. 상기 제 2인덕터의 인덕턴스는 상기 제 1인덕터의 인덕턴스보다 크다. 상기 제 1인덕터는 상기 용량성 부하에 충전되는 전류의 경로 상에 설치되고 상기 제 2인덕터는 상기 용량성 부하에서 방전되는 전류의 경로 상에 설치된다.
Description
본 발명은 에너지 회수회로의 고용량 소스 커패시터를 제거할 수 있도록 한 플라즈마 디스플레이 패널의 전극 구동회로에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판표시장치는 액정표시장치(Liquid Crystal Display : LCD), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 일렉트로 루미네센스(Electro-Luminescence : EL) 표시장치 등이 있다.
이중 PDP는 기체방전을 이용한 표시소자로서 대형패널의 제작이 용이하다는 장점이 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 제 1전극(12Y) 및 제 2전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
제 1전극(12Y)과 제 2전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전층(14)과 보호막(16)이 적층된다. 상부 유전층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전층(22) 및 격벽(24)이 형성되며, 하부 유전층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 제 1전극(12Y) 및 제 2전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다.
형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하판과 격벽 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다.
이러한 3전극 교류 면방전형 PDP는 다수개의 서브필드로 분리되어 구동되고, 각 서브필드기간에는 비디오 데이터의 가중치에 비례시킨 횟수의 발광이 진행됨으로써 계조표시가 행해지게 된다. 서브필드(SF1 내지 SF8)는 다시 리셋 기간, 어드레스 기간, 서스테인 기간 및 소거기간으로 분할되어 구동된다.
여기서, 리셋기간은 방전셀에 균일한 벽전하를 형성하는 기간이고, 어드레스기간은 비디오데이터의 논리값에 따라 선택적인 어드레스방전이 발생하게 하는 기간이며, 서스테인 기간은 상기 어드레스방전이 발생된 방전셀에서 방전이 유지되게 하는 기간이다. 소거기간은 서스테인 기간에 발생된 서스테인 방전을 소거하는 기간이다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 제 1전극(12Y) 및 제 2전극(12Z) 사이의 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 서스테인 방전 전압을 휘수하기 위하여 제 1전극에 형성된 에너지 회수장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수장치는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1,S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2,S4)와, 기준 전압원(Vs)과 기저전압원(GND) 사이에 접속되는 전원 커패시터(Cv)를 구비한다.
패널 커패시터(Cp)는 제 1전극(Y)과 제 2전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 2 스위치(S2)는 기준 전압원(Vs)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다.
전원 커패시터(Cv)는 기준 전압원(Vs)이 공급될 때 기준 전압원(Vs)이 드롭(Drop)되는 것을 방지한다. 다시 말하여, 전원 커패시터(Cv)는 기준 전압원(Vs)이 공급될 때 기준 전압원(Vs)의 떨림을 방지하여 항상 일정한 기준 전압원(Vs)의 전압이 공급되게 한다.
소스 커패시터(Cs)는 기준 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압을 충전할 수 있는 용량값을 갖는다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1내지S4)는 전류의 흐름을 제어한다. 제 2전극(Z)에 형성되는 에너지 회수장치는 패널 커패시터(Cp)를 중심으로 제 1전극(Y)에 형성되는 에너지 회수장치와 대칭적으로 형성된다.
한편, 제 1및 제 2스위치(S1,S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5,D6)는 전류가 역방향으로 흐르는 것을 방지한다. 또한, 제 1 내지 제 4 스위치(S1내지S4)에는 각각의 스위치(S1내지S4)에 병렬로 접속된 내부 다이오드(D1내지D4)들이 추가로 설치된다.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 Vs/2의 전압은 패널 커패시터(Cp)로 공급된다. 이때, 인턱터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 소스 커패시터(Cs) 전압의 두배인 Vs 전압이 충전된다.
T2 기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 기준 전압원(Vs)의 전압이 제 1전극(Y)에 공급된다. 제 1전극(Y)에 공급되는 기준 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 기준 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력이 최소화된다.
T3 기간에는 제 1 스위치(S1)가 턴-오프(Turn-off)된다. 이때, 제 1전극(Y)은 T3의 기간동안 기준 전압원(Vs)의 전압을 유지한다. T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 제 1전극(Y) 및 제 2전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
하지만, 이와 같은 종래의 에너지 회수장치에서 소스 커패시터는 높은 용량을 가지도록 설치되기 때문에 많은 공간을 필요로 한다.
따라서, 본 발명의 목적은 에너지 회수회로의 고용량 소스 커패시터를 제거하고 PDP의 용량성 부하의 충전속도를 빠르게 하도록 한 PDP의 전극 구동회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 PDP의 전극 구동회로는 상부기판에 형성된 제 1전극 및 제 2전극에 서스테인 전압을 공급하기 위한 서스테인 전압원과; 상기 제 1전극 및 제 2전극간에 등가적으로 형성되는 용량성 부하와; 상기 서스테인 전압원과 기저전압원 사이에 설치되고 상기 서스테인 전압원의 전압이 상기 용량성 부하에 공급될 때 전압의 드롭현상을 방지하기 위한 전원 커패시터와; 상기 서스테인 전압원과 제 1노드 사이에 접속되는 제 1스위치와; 상기 서스테인 전압원과 제 2노드 사이에 접속되는 제 2스위치와; 기저전압원과 상기 제 1노드 사이의 제 3노드와, 상기 기저전압원 사이에 접속되는 제 3스위치와; 기저전압원과 상기 제 2노드 사이의 제 4노드와, 상기 기저전압원 사이에 접속되는 제 4스위치와; 상기 제 1노드와 상기 제 2노드 사이에 접속되는 제 1인덕터와; 상기 제 2노드와 상기 제 4노드 사이에 접속되는 제 2인덕터를 구비한다. 상기 제 2인덕터의 인덕턴스는 상기 제 1인덕터의 인덕턴스보다 크다. 상기 제 1인덕터는 상기 용량성 부하에 충전되는 전류의 경로 상에 설치되고 상기 제 2인덕터는 상기 용량성 부하에서 방전되는 전류의 경로 상에 설치된다. 상기 인덕터의 제 2측은 상기 용량성 부하에 접속된다. 상기 제 1 및 제 2스위치는 상기 서스테인 전압원에 접속되고, 상기 제 3 및 제 4스위치는 상기 기저전압원에 접속된다. 상기 PDP의 전극 구동회로는 상기 제 1스위치에 병렬로 접속되어 캐소드가 서스테인 전압원에 접속되고 애노드가 인덕터에 접속된 제 1 내부 다이오드와, 상기 제 2스위치에 병렬로 접속되어 캐소드가 서스테인 전압원에 접속되고 애노드가 인덕터에 접속된 제 2 내부 다이오드와, 상기 제 3스위치에 병렬로 접속되어 캐소드가 인덕터에 접속되고 애노드가 기저전압원에 접속된 제 3 내부 다이오드와, 상기 제 4스위치에 병렬로 접속되어 캐소드가 인덕터에 접속되고 애노드가 기저전압원에 접속된 제 4 내부 다이오드를 구비한다. 상기 제 1스위치와 상기 전원 커패시터 사이에 설치되는 제 1 다이오드와, 상기 제 3스위치와 상기 인덕터의 제 1측 사이에 설치되는 제 2다이오드와, 상기 서스테인 전압원과 상기 인덕터의 제 1측 사이에 설치되는 제 3다이오드와, 상기 기저전압원과 상기 인덕터의 제 1측 사이에 설치되는 제 4다이오드를 구비한다. 상기 제 1 및 제 4스위치가 턴-온될 때 상기 전원 커패시터에 충전된 전압에 의하여 소정의 전류가 인덕터를 경유하여 기저전압원으로 공급되고, 상기 제 1 및 제 4스위치가 턴-오프될 때 상기 기저전압으로부터 상기 제 3 내부 다이오드를 경유하여 소정의 전류가 상기 용량성 부하로 공급된다. 상기 제 1 및 제 4스위치가 턴-온될 때 상기 전원 커패시터에 충전된 전압에 의하여 소정의 전류가 인덕터를 경유하여 기저전압원으로 공급되고, 상기 제 1 및 제 4스위치가 턴-오프될 때 상기 기저전압으로부터 상기 제 4 다이오드를 경유하여 소정의 전류가 상기 용량성 부하로 공급된다. 상기 용량성 부하에 충전되는 전압 및 충전 기울기는 상기 제 1 및 제 4스위치의 턴-온시간에 의하여 결정된다. 상기 제 1 및 제 4스위치가 제 1의 시간동안 턴-온되었을 때 제 1의 전압이 제 1의 기울기를 가지고 상기 용량성 부하에 충전되고, 상기 제 1 및 제 4스위치가 상기 제 1의 시간보다 큰 시간동안 턴-온되었을 때 상기 제 1의 전압보다 큰 전압이 상기 제 1의 기울기보다 큰 제 2의 기울기를 가지고 상기 용량성 부하에 충전된다. 상기 제 3스위치가 턴-온될 때 상기 용량성 부하에 충전된 전압에 의하여 소정의 전류가 상기 인덕터를 경유하여 기저전압원으로 공급된다. 상기 제 3스위치가 턴-온될 때 상기 용량성 부하에 충전된 전압에 의하여 소정의 전류가 상기 인덕터를 경유하여 기저전압원으로 공급된다. 상기 제 1인덕터는 상기 용량성 부하에 충전되는 전류의 경로를 제공하고, 상기 제 2인덕터는 상기 용량성 부하에서 방전되는 전류의 경로를 제공한다. 상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
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이하 도 4 내지 도 11을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 4는 본 발명의 실시예에 의한 PDP의 전극 구동회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 의한 PDP의 전극 구동회로는 기준 전압원(Vs)과 기저전압원(GND) 사이에 설치된 전원 커패시터(Cv)와, 전원 커패시터(Cv)와 병렬로 기준전압원(Vs)과 기저전압원(GND) 사이에 설치된 제 1 및 제 3스위치(S1,S3)와, 전원 커패시터(Cv)와 병렬로 기준전압원(Vs)과 기저전압원(GND) 사이에 설치된 제 2 및 제 4스위치(S2,S4)와, 제 1 및 제 2노드점(N1,N2) 사이에 설치된 인덕터(L)와, 인덕터(L)에 접속된 패널 커패시터(Cp)를 구비한다.
패널 커패시터(Cp)는 제 1전극 및 제 2전극 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 이러한, 패널 커패시터(Cp)는 낮은 용량, 대략 300㎋의 정도의 용량을 갖는다. 제 1 및 제 2스위치(S1,S2)는 기준전압원(Vs)에 접속되고, 제 3 및 제 4스위치(S4)는 기저전압원(GND)에 접속된다.
전원 커패시터(Cv)는 기준전압원(Vs)의 전압이 패널 커패시터(Cp)에 공급될 때 전압의 떨림을 방지하여 항상 일정한 전압이 공급되게 한다.
제 1 내지 제 4스위치(S1내지S4)는 전류의 흐름을 제어한다. 이와 같은 제 1 내지 제 4스위치(S1내지S4)에는 각각의 스위치(S1내지S4)에 병렬로 접속된 내부 다이오드(D1내지D4)가 설치된다.
제 1 및 제 2다이오드(D1,D2)의 캐소드는 기준전압원(Vs)에 접속되고, 애노드는 인덕터(L)에 접속된다. 제 3 및 제 4다이오드(D3,D4)의 캐소드는 인덕터(L)에 접속되고, 애노드는 기저전압원(GND)에 접속된다. 이를 도 2에 도시된 종래의 에너지 회수장치와 비교하면, 본 발명에 따는 PDP의 전극 구동회로는 에너지 회수장치에서 고용량의 소스커패시터(Cs)가 제거되었음을 알 수 있다.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전된 것을 가정하여 본 발명에 따른 PDP의 전극 구동회로의 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 4스위치(S4)가 턴-온된다. T2 기간에는 제 1스위치(S1)가 턴-온되어 전원 커패시터(Cv)로부터 제 1스위치(S1), 인덕터(L), 제 4스위치(S4) 및 기저전압원(GND)로 이어지는 전류패스가 형성된다. 이 때, 인덕터(L)에는 도 5에 도시된 바와 같이 제 1스위치(S1)의 턴-온 타이밍에 비례하는 전류가 흐르게 된다.
T3 기간에는 제 1 및 제 4스위치(S1,S4)가 턴-오프된다. 이와 같이 제 1 및 제 4스위치(S1,S4)가 턴-오프되면 T2 기간에 흘렀던 전류의 흐름에 의해 기저전압원(GND)으로부터 3다이오드(D3)를 거쳐 소정의 전류가 인덕터(L)로 공급된다. 인덕터(L)에 공급된 전류는 인덕터(L)를 경유하여 패널 커패시터(Cp)로 공급된다.
패널 커패시터(Cp)에는 소정의 전류가 공급되면, 패널 커패시터(Cp)에는 소정의 전압이 충전된다. 이때, 패널 커패시터(Cp)에 충전되는 전압의 크기는 제 1 및 제 4스위치(S1,S4)의 턴-온시간에 의하여 결정된다. 마찬가지로, 패널 커패시터(Cp)에 충전되는 전압의 기울기, 즉 서스테인 펄스의 기울기는 제 1 및 제 4스위치(S1,S4)의 턴-온시간에 의하여 결정된다.
이를 상세히 설명하면, 도 6과 같이 제 1 및 제 4스위치(S1,S4)의 턴-온시간이 소정시간 이하로 설정되면 인덕터(L)에는 소정이하의 전류가 흐르게 된다. 예를 들어, 제 1 및 제 4스위치(S1,S4)가 소정시간 턴-온되었을 때 인덕터(L)에 4㎃의 전류가 흐른다고 가정한다. 따라서, 제 1 및 제 4스위치(S1,S4)가 턴-오프되었을 때 인덕터(L)에는 4㎃로부터 서서히 낮아지는 전류가 흐르게 된다. 이때, 패널 커패시터(Cp)에는 4㎃로부터 서서히 낮아지는 전류가 공급되고, 패널 커패시터(Cp)는 자신에게 공급되는 전류값에 의해 낮은 기울기를 갖는 전압을 충전한다.
한편, 도 7과 같이 제 1 및 제 4스위치(S1,S4)의 턴-온시간이 소정시간 이상으로 설정되면 인덕터(L)에는 소정이상의 전류가 흐르게 된다. 예를 들어, 제 1 및 제 4스위치(S1,S4)가 소정시간 턴-온되었을 때 인덕터(L)에 10㎃의 전류가 흐른다고 가정한다. 따라서, 제 1 및 제 4스위치(S1,S4)가 턴-오프되었을 때 인덕터(L)에는 10㎃로부터 서서히 낮아지는 전류가 흐르게 된다. 이때, 패널 커패시터(Cp)에는 10㎃로부터 서서히 낮아지는 전류가 공급되고, 패널 커패시터(Cp)는 자신에게 공급되는 전류값에 의해 높은 기울기를 갖는 전압을 충전한다.
다시 말하여, 제 1 및 제 4스위치(S1,S4)의 턴-온 시간이 길게 설정되었을 때 많은 전류가 공급되고, 이에 따라서 패널 커패시터(Cp)는 빠른 시간안에(즉, 높은 기울기)에 전압이 충전된다. 또한, 제 1 및 제 4스위치(S1,S4)의 턴-온 시간이 길게 설정되면 패널 커패시터(Cp)에는 많은 전류가 공급되고, 이에 따라 높은 전압이 충전된다.
T4기간에는 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 기준전압원(Vs)의 전압이 패널 커패시터(Cp)로 공급된다. 패널 커패시터(Cp)로 공급되는 기준전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 기준전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다.
T5기간에는 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)에 충전되었던 전압이 인덕터(L) 및 제 3스위치(S3)를 거쳐 기저전압원(GND)으로 방전된다. 이 때, 인덕터(L)에는 소정의 전류가 흐르게 된다.
T5기간 이후의 T1기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다.
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한편, 본 발명에 따른 PDP의 전극 구동회로에는 도 8과 같이 제 5다이오드(D5), 제 6다이오드(D6), 제 7다이오드(D7) 및 제 8다이오드(D8)가 추가로 설치될 수 있다.
제 5다이오드(D5)는 제 1스위치(S1)와 전원 커패시터(Cv) 사이에 설치된다. 제 6다이오드(D6)는 인덕터(L)와 제 3스위치(S3) 사이에 설치된다. 제 7다이오드(D7)는 기준전압원(Vs)과 인덕터(L)의 사이에 설치된다. 제 8다이오드(D8)는 인덕터(L)와 기저전압원(GND) 사이에 설치된다.
제 5 및 제 6다이오드(D5,D6)는 제 1 및 제 3스위치(S1,S3)에 역전류가 흐르는 것을 방지한다. 제 8다이오드(D8)는 도 5에 도시된 T3기간에 기저전압원(GND)으로부터 자신을 거쳐 인덕터(L)로 소정의 전류를 공급한다. 이때, 제 6다이오드(D6)에 의해 제 3스위치(S3)에는 전류가 흐르지 못한다.
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도 9는 본 발명의 다른 실시예에 의한 PDP의 전극 구동회로를 나타내는 회로도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 의한 PDP의 전극 구동회로는 제 1 및 제 2인덕터(L1, L2)를 구비한다.
제 1인덕터(L1)와 제 1노드점(N1) 사이에는 역전류를 방지하기 위한 제 5다이오드(D5)가 설치된다. 제 2인덕터(L2)와 제 3노드점(N3) 사이에는 역전류를 방지히기 위한 제 6다이오드(D6)가 설치된다. 제 9 및 제 10다이오드(D9,D10)은 서로 다른 방향으로 전류를 공급할 수 있도록 설치된다. 여기서, 제 2인덕터(L2)의 인덕턴스는 제 1인덕터(L1)의 인덕턴스보다 크게 설정된다.
전원 커패시터(Cv)로부터 방전되는 전류는 제 1스위치(S1), 제 5다이오드(D5), 제 1인덕터(L1), 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 공급된다. 이때, 패널 커패시터(Cp)로 공급되는 전류는 기저전압원(GND)으로부터 제 3내부 다이오드(D3), 제 5스위치(D5), 제 1인덕터(L1)를 경유하여 패널 커패시터(Cp)로 공급된다.
패널 커패시터(Cp)로부터 방전되는 전류는 제 2인덕터(L2), 제 6다이오드(D6), 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 공급된다.
한편, 본 발명의 실시예에서 제 5다이오드(D5)는 제 1인덕터(L1)와 제 2노드점(N2)의 사이에 설치될 수 있다. 또한, 제 6다이오드(D6)는 제 2인덕터(L2)와 제 4노드점(N4) 사이에 설치될 수 있다. 일례로, 제 5 및 제 6다이오드(D5,D6)는 도 10과 같이 제 1인덕터(L1)와 제 2노드점(N2)의 사이 및 제 2인덕터(L2)와 제 4노드점(N4) 사이에 설치될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 PDP의 전극 구동회로를 나타내는 회로도이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 PDP의 전극 구동회로는 제 1인덕터(L1)와 제 1노드점(N1) 사이에 형성된 제 9다이오드(D9)와, 제 2인덕터(L2)와 제 4노드점(N4) 사이에 형성된 제 10다이오드(D10)를 구비한다. 제 9 및 제 10다이오드(D9,D10)은 서로 다른 방향으로 전류를 공급할 수 있도록 설치된다. 여기서, 제 2인덕터(L2)의 인덕턴스는 제 1인덕터(L1)의 인덕턴스보다 크게 설정된다.
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전원 커패시터(Cv)로부터 방전되는 전류는 제 5다이오드(D5), 제 1스위치(S1), 제 9다이오드(D9), 제 1인덕터(L1) 및 제 4스위치(S4)를 경유하여 기저전압원(GND)으로 공급된다. 이때, 패널 커패시터(Cp)로 공급되는 전류는 기저전압원(GND)으로부터 제 8다이오드(D8), 제 9다이오드(D9) 및 제 1인덕터(L1)를 경유하여 패널 커패시터(Cp)로 공급된다.
패널 커패시터(Cp)로부터 방전되는 전류는 제 10다이오드(D10), 제 2인덕터(L2), 제 6다이오드(D6) 및 제 3스위치(S3)를 경유하여 기저전압원(GND)으로 공급된다.
한편, 본 발명의 실시예에서 제 9다이오드(D9)는 제 1인덕터(L1)와 제 2노드점(N2) 사이에 설치될 수 있다. 마찬 가지로, 제 10다이오드(D10)는 제 2인덕터(L2)와 제 3노드점(N3) 사이에 설치될 수 있다.
상술한 바와 같이, 본 발명에 따른 PDP의 전극 구동회로에 의하면 전원 커패시터를 소스 커패시터로 사용할 수 있다. 또한, 본 발명은 스위칭 타이밍을 조절하여 패널 커패시터에 충전되는 전압의 레벨을 조절할 수 있다. 또한, 본 발명은 스위칭 타이밍을 조절하여 패널 커패시터에 충전되는 전압의 기울기, 즉 서스테인 펄스의 기울기를 조절할 수 있으며, 패널의 용량성 부하 충전경로에 형성된 인덕터의 인덕턴스를 줄여 용량성 부하의 충전속도를 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 에너지 회수장치를 나타내는 회로도.
도 3은 도 2에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 4는 본 발명의 실시예에 의한 플라즈마 디스플레이 패널의 전극 구동회로를 나타내는 회로도.
도 5는 도 4에 도시된 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도.
도 6 및 도 7은 도 4에 도시된 제 1 및 제 3스위칭 소자들의 온/오프 타이밍에 의하여 인덕터에 흐르는 전류를 나타내는 도면.
도 8은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극 구동회로를 나타내는 회로도.
도 9 및 도 10은 본 발명의 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극 구동회로를 나타내는 회로도.
도 11은 본 발명의 또 다른 실시예에 의한 플라즈마 디스플레이 패널의 전극 구동회로를 나타내는 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y : 제 1전극
12Z : 제 2전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층
Claims (19)
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- 상부기판에 형성된 제 1전극 및 제 2전극에 서스테인 전압을 공급하기 위한 서스테인 전압원과;상기 제 1전극 및 제 2전극간에 등가적으로 형성되는 용량성 부하와;상기 서스테인 전압원과 기저전압원 사이에 설치되고 상기 서스테인 전압원의 전압이 상기 용량성 부하에 공급될 때 전압의 드롭현상을 방지하기 위한 전원 커패시터와;상기 서스테인 전압원과 제 1노드 사이에 접속되는 제 1스위치와;상기 서스테인 전압원과 제 2노드 사이에 접속되는 제 2스위치와;기저전압원과 상기 제 1노드 사이의 제 3노드와, 상기 기저전압원 사이에 접속되는 제 3스위치와;기저전압원과 상기 제 2노드 사이의 제 4노드와, 상기 기저전압원 사이에 접속되는 제 4스위치와;상기 제 1노드와 상기 제 2노드 사이에 접속되는 제 1인덕터와;상기 제 2노드와 상기 제 4노드 사이에 접속되는 제 2인덕터를 구비하고;상기 제 2인덕터의 인덕턴스는 상기 제 1인덕터의 인덕턴스보다 크며, 상기 제 1인덕터는 상기 용량성 부하에 충전되는 전류의 경로 상에 설치되고 상기 제 2인덕터는 상기 용량성 부하에서 방전되는 전류의 경로 상에 설치되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 2항에 있어서,상기 인덕터의 제 2측은 상기 용량성 부하에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 2항에 있어서,상기 제 1 및 제 2스위치는 상기 서스테인 전압원에 접속되고, 상기 제 3 및 제 4스위치는 상기 기저전압원에 접속되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 2항에 있어서,상기 제 1스위치에 병렬로 접속되어 캐소드가 서스테인 전압원에 접속되고 애노드가 인덕터에 접속된 제 1 내부 다이오드와,상기 제 2스위치에 병렬로 접속되어 캐소드가 서스테인 전압원에 접속되고 애노드가 인덕터에 접속된 제 2 내부 다이오드와,상기 제 3스위치에 병렬로 접속되어 캐소드가 인덕터에 접속되고 애노드가 기저전압원에 접속된 제 3 내부 다이오드와,상기 제 4스위치에 병렬로 접속되어 캐소드가 인덕터에 접속되고 애노드가 기저전압원에 접속된 제 4 내부 다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 2항에 있어서,상기 제 1스위치와 상기 전원 커패시터 사이에 설치되는 제 1 다이오드와,상기 제 3스위치와 상기 인덕터의 제 1측 사이에 설치되는 제 2다이오드와,상기 서스테인 전압원과 상기 인덕터의 제 1측 사이에 설치되는 제 3다이오드와,상기 기저전압원과 상기 인덕터의 제 1측 사이에 설치되는 제 4다이오드를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 5항에 있어서,상기 제 1 및 제 4스위치가 턴-온될 때 상기 전원 커패시터에 충전된 전압에 의하여 소정의 전류가 인덕터를 경유하여 기저전압원으로 공급되고,상기 제 1 및 제 4스위치가 턴-오프될 때 상기 기저전압으로부터 상기 제 3 내부 다이오드를 경유하여 소정의 전류가 상기 용량성 부하로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 6항에 있어서,상기 제 1 및 제 4스위치가 턴-온될 때 상기 전원 커패시터에 충전된 전압에 의하여 소정의 전류가 인덕터를 경유하여 기저전압원으로 공급되고,상기 제 1 및 제 4스위치가 턴-오프될 때 상기 기저전압으로부터 상기 제 4 다이오드를 경유하여 소정의 전류가 상기 용량성 부하로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 7항 또는 제 8항에 있어서,상기 용량성 부하에 충전되는 전압 및 충전 기울기는 상기 제 1 및 제 4스위치의 턴-온시간에 의하여 결정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 7항 또는 제 8항에 있어서,상기 제 1 및 제 4스위치가 제 1의 시간동안 턴-온되었을 때 제 1의 전압이 제 1의 기울기를 가지고 상기 용량성 부하에 충전되고,상기 제 1 및 제 4스위치가 상기 제 1의 시간보다 큰 시간동안 턴-온되었을 때 상기 제 1의 전압보다 큰 전압이 상기 제 1의 기울기보다 큰 제 2의 기울기를 가지고 상기 용량성 부하에 충전되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 5항에 있어서,상기 제 3스위치가 턴-온될 때 상기 용량성 부하에 충전된 전압에 의하여 소정의 전류가 상기 인덕터를 경유하여 기저전압원으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
- 제 6항에 있어서,상기 제 3스위치가 턴-온될 때 상기 용량성 부하에 충전된 전압에 의하여 소정의 전류가 상기 인덕터를 경유하여 기저전압원으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 전극 구동회로.
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20091127 Year of fee payment: 5 |
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| LAPS | Lapse due to unpaid annual fee |