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KR100518059B1 - 스위칭 다이오드 및 그 제조 방법 - Google Patents

스위칭 다이오드 및 그 제조 방법 Download PDF

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KR100518059B1
KR100518059B1 KR10-2003-0058086A KR20030058086A KR100518059B1 KR 100518059 B1 KR100518059 B1 KR 100518059B1 KR 20030058086 A KR20030058086 A KR 20030058086A KR 100518059 B1 KR100518059 B1 KR 100518059B1
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region
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isolation region
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김준식
김현식
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주식회사 케이이씨
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Abstract

본 발명은 스위칭 다이오드 및 그 제조 방법에 관한 것으로서, 스위칭 속도를 더욱 빠르게 향상시킬 수 있도록, 반도체 기판과, 상기 반도체 기판에 일정 두께로 성장된 N-형 에피텍셜층과, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 형성된 소자분리영역과, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 형성된 P+형 애노드 영역과, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 형성된 N+형 캐소드 영역을 포함하여 이루어진 것을 특징으로 한다.

Description

스위칭 다이오드 및 그 제조 방법{switching diode and its manufacturing method}
본 발명은 스위칭 다이오드 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 스위칭 속도를 더욱 빠르게 향상시킬 수 있는 원칩형(one chip type) 스위칭 다이오드 및 그 제조 방법에 관한 것이다.
도 1a를 참조하면, 종래의 스위칭 다이오드(sd1,sd2)가 장착된 패키지(sdp')의 평면도가 도시되어 있고, 도 1b를 참조하면, 종래 스위칭 다이오드(sd1)의 단면도가 도시되어 있으며, 도 2c를 참조하면, 그 등가 회로도가 도시되어 있다.
도시된 바와 같이 종래의 스위칭 다이오드(sd1)는 N+형 기판(1)과, 상기 N+형 기판(1) 위에 성장된 N-형 에피텍셜층(2)과, 상기 N-형 에피텍셜층(2)에 일정 깊이로 이온주입 또는 확산된 P형 애노드 영역(3)과, 상기 P형 애노드 영역(3)에 증착된 애노드 전극(4)으로 이루어져 있다. 물론, 캐소드 전극은 도시되지 않은 N+ 기판(1)이 된다. 도면중 미설명 부호 5는 보호막이다.
이러한 스위칭 다이오드(sd1)는 통상 2개(sd1,sd2)가 하나의 패키지(sdp')로 어셈블링된다. 이때, 일측의 스위칭 다이오드(sd1)는 애노드 전극(4)이 도전성 와이어(6)에 의해 리드핀(7)에 연결되고, 캐소드 전극은 다른 스위칭 다이오드(sd2)의 애노드 전극(4')에 도전성 와이어(8)로 연결되며, 그 다른 스위칭 다이오드(sd2)의 캐소드 전극은 다시 리드핀(9)에 도전성 와이어(10)로 연결된다.
이러한 다이오드(또는 패키지)는 통상 최대 전류가 작지만, 온/오프의 전환을 고속으로 할 수 있기 때문에 스위칭용으로 사용하며, 디지털 회로에서 주로 사용한다.
그러나 이러한 종래의 스위칭 다이오드는 두 개의 스위칭 다이오드가 하나의 스위칭 다이오드를 구성함으로써, 패키지 어셈블링 공정중 두 개의 다이오드를 각각 마운트해야 하고, 또한 각각의 스위칭 다이오드를 상호 도전성 와이어로 연결시켜 주어야 함으로써, 어셈블링 공정이 매우 복잡해지는 문제가 있다.
더욱이, 종래의 스위칭 다이오드는 각각의 스위칭 다이오드가 도전성 와이어에 의해 기계적 및 전기적으로 상호 연결됨으로써, 상기 도전성 와이어의 저항에 의해 스위칭 속도가 저하되는 문제도 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 스위칭 속도를 더욱 빠르게 향상시킬 수 있는 원칩형 스위칭 다이오드 및 그 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명에 따른 스위칭 다이오드는 반도체 기판과, 상기 반도체 기판에 일정 두께로 성장된 N-형 에피텍셜층과, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 형성된 소자분리영역과, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 형성된 P+형 애노드 영역과, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 형성된 N+형 캐소드 영역을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 반도체 기판은 P+형일 수 있다.
또한, 상기 소자분리영역은 P형일 수 있다.
또한, 상기 P+형 애노드 영역의 깊이는 대략 3~5㎛이다.
또한, 상기 P+형 애노드 영역의 표면에는 애노드 전극이 형성되고, 상기 N+형 캐소드 영역의 표면에는 캐소드 전극이 형성된다.
또한, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에는 금속이 증착되어, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명에 의한 스위칭 다이오드의 제조 방법은 대략 판상의 반도체 기판을 제공하고, 그 위에 일정 두께로 N-형 에피텍셜층을 성장시키는 단계와, 상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 일정 깊이로 소자분리영역을 형성하는 단계와, 상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 P+형 애노드 영역을 형성하는 단계와, 상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 N+형 캐소드 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 반도체 기판 제공 단계는 P+형 반도체 기판을 제공할 수 있다.
또한, 상기 소자분리영역 형성 단계는 P형 불순물을 이온주입하여 형성할 수 있다.
또한, 상기 P+형 애노드 영역 형성 단계는 P+형 애노드 영역의 깊이를 대략 3~5㎛가 되도록 형성함이 바람직하다.
또한, 상기 N+형 캐소드 영역 형성 단계후에는, P+형 애노드 영역의 표면에 애노드 전극을 형성하고, 상기 N+형 캐소드 영역의 표면에 캐소드 전극을 형성하는 단계가 더 포함될 수 있다.
또한, 상기 N+형 캐소드 영역 형성 단계후에는, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에 금속을 증착하여, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트되도록 하는 단계가 더 포함될 수 있다.
상기와 같이 하여 본 발명에 의한 스위칭 다이오드 및 그 제조 방법에 의하면, 원칩(one chip)에 PNPN 구조의 스위칭 다이오드를 구현함으로써, 칩 사이즈 또는 패키지 사이즈를 더욱 줄일 수 있게 된다.
또한, PN 구조와 PN 구조 사이에 불필요한 와이어 본딩을 수행하지 않고, 직접 P+형 기판이 위의 PN 구조와 PN 구조를 접합시키는 형태를 하기 때문에, 스위칭 속도가 더욱 향상된다.
더불어, PNPN 구조가 원칩으로 구현됨으로써, 패키지 어셈블링 공정도 더욱 단순화되어, 비용을 절감할 수 있게 된다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2a를 참조하면, 본 발명에 의한 스위칭 다이오드(100)가 장착된 패키지(sdp)의 평면도(봉지부는 미도시함)가 도시되어 있고, 도 2b를 참조하면, 본 발명에 의한 스위칭 다이오드(100)의 단면도가 도시되어 있으며, 도 2c를 참조하면, 그 등가 회로도가 도시되어 있다.
도시된 바와 같이 본 발명에 의한 스위칭 다이오드(100)는 반도체 기판(110)과, 상기 반도체 기판(110) 위에 일정 두께로 성장된 에피텍셜층(120)과, 상기 에피텍셜층(120)에 일정 깊이로 형성된 소자분리영역(130)과, 상기 소자분리영역(130) 내측의 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)과, 상기 소자분리영역(130) 외측의 에피텍셜층(120)에 일정 깊이로 형성된 캐소드 영역(150)과, 상기 애노드 영역(140) 위에 형성된 애노드 전극(142)과, 상기 캐소드 영역(150) 위에 형성된 캐소드 전극(152)으로 이루어져 있다.
먼저 상기 반도체 기판(110)은 대략 판상으로서 이는 3족의 원소인 In 등의 불순물이 포함된 P+형일 수 있다.
이어서, 상기 반도체 기판(110) 위에 일정 두께로 형성된 에피텍셜층(120)은 5족의 원소인 P 또는 As 등의 불순물이 포함된 N-형일 수 있다.
이어서, 상기 에피텍셜층(120)에 일정 깊이로 형성된 소자분리영역(130)은 In 등의 불순물을 이온 주입하여 형성된 P형일 수 있다. 여기서, 상기 소자분리영역(130)은 상기 에피텍셜층(120)에서부터 반도체기판(110)에까지 일정 깊이로 형성된다. 따라서, 상기 N-형 에피텍셜층(120)과 P형 소자분리영역(130)에 역바이어스를 가하면 완전한 절연 상태가 된다.
이어서, 상기 소자분리영역(130) 내측의 에피텍셜층(120)에 일정 깊이로 형성된 애노드 영역(140)은 3족의 원소인 In 등의 불순물이 고농도로 이온주입 및 확산되어 형성된 P+형일 수 있다. 여기서, 상기 애노드 영역(140)의 깊이는 대략 3~5㎛가 되도록 함이 바람직하다. 상기 애노드 영역(140)의 깊이가 3㎛ 이하이면, 순방향 전압에 대한 적절한 순방향 전류가 출력되지 않는다. 또한, 상기 애노드 영역(140)의 깊이가 5㎛ 이상이면, 너무 낮은 역방향 전압에서 쉽게 펀치 쓰루(punch through) 현상이 발생하여 바람직하지 않다.
이어서, 상기 소자분리영역(130) 외측의 에피텍셜층(120)에 일정 깊이로 형성된 캐소드 영역(150)은 5족의 원소인 P 또는 As 등의 불순물이 이온주입 및 확산되어 형성된 N+형일 수 있다. 여기서, 상기 캐소드 영역(150)의 깊이는 상기 애노드 영역(140)의 깊이보다 작게 형성되어 있다. 예를 들면, 상기 캐소드 영역(150)의 깊이는 대략 2~3㎛로 형성한다.
상기 애노드 전극(142)은 상기 애노드 영역(140) 위에 일정 두께로 증착되어 있고, 상기 캐소드 전극(152)은 상기 캐소드 영역(150) 위에 일정 두께로 증착되어 있다. 상기 애노드 전극(142) 및 캐소드 전극(152)은 알루미늄(Al), 구리(Cu) 또는 이의 등가물로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다.
또한, 상기 에피택셜층(120) 및 소자분리영역(130) 위에는 소자 보호를 위해 일정 두께로 보호막(160)이 형성되어 있다. 이러한 보호막(160)은 산화막, 질화막 또는 이의 등가물이 가능하며 여기서 그 재질을 한정하는 것은 아니다.
이러한 구조에 의해 본 발명에 의한 스위칭 다이오드(100)는 두 개의 PN 구조가 소자분리영역(130)을 사이에 두고 직접 접합된 형태를 함으로써, 저항이 최소화되어 스위칭 속도가 대폭 향상된다. 더불어, 원칩에 PNPN구조가 구현됨으로써, 칩 사이즈 및 이를 패키징한 패키지 사이즈도 대폭 줄일 수 있고, 또한 패키지 어셈블링 비용도 저가로 할 수 있게 된다.
한편, 이러한 구조의 스위칭 다이오드(100)는 도 2a에 도시된 바와 같이, 애노드 전극(142)이 도전성 와이어(10)에 의해 리드핀(9)에 접속되고, 캐소드 전극(152)이 도전성 와이어(10)에 의해 리드핀(7)에 접속됨으로써, 패키지화된다.
도 3a를 참조하면, 본 발명에 의한 다른 스위칭 다이오드(200)의 단면도가 도시되어 있고, 도 3b를 참조하면, 그 등가 회로도가 도시되어 있다. 이러한 스위칭 다이오드(200)는 상술한 스위칭 다이오드(100)가 구조가 유사하므로, 그 차이점만을 설명하기로 한다.
도시된 바와 같이 본 발명의 다른 스위칭 다이오드(200)에 의하면, 소자분리영역(230)의 상면과 N-형 에피텍셜층(220)의 상면 사이에 금속(260)이 증착되어, 상기 소자분리영역(230) 및 N-형 에피텍셜층(220)이 쇼트될 수 있다. 그렇지만, 그 등가 회로도는 도 3b에 도시된 바와 같이, 상술한 도 2c의 등가회로도와 같다. 위와 같은 구조의 스위칭 다이오드(200)는 소자분리영역(230) 및 N-형 에피텍셜층(220)이 쇼트되어 있기 때문에, 역방향 특성이 안나타날 수 있다.
도 4a 내지 도4e를 참조하면, 본 발명에 의한 스위칭 다이오드(100)의 제조 방법이 순차적으로 도시되어 있다.
도시된 바와 같이 본 발명에 의한 스위칭 다이오드(100)의 제조 방법은 반도체 기판(110) 제공 단계와, 소자분리영역(130) 형성 단계와, 애노드 영역(140) 형성 단계와, 캐소드 영역(150) 형성 단계와, 애노드 전극(142) 및 캐소드 전극(152) 형성 단계로 이루어져 있다.
먼저, 도 4a를 참조하면, 반도체 기판(110) 제공 단계가 도시되어 있다.
도시된 바와 같이 대략 판상인 동시에 P+형인 반도체 기판(110)을 준비하고, 상기 반도체 기판(110) 위에는 N-형 에피텍셜층(120)을 일정 두께로 성장시킨다.
이어서, 도 4b를 참조하면, 소자분리영역(130) 형성 단계가 도시되어 있다.
도시된 바와 같이 상기 에피텍셜층(120)의 상면으로부터 반도체 기판(110)까지 일정 깊이로 소자분리영역(130)을 형성한다. 이러한 소자분리영역(130)은 P형 불순물을 이온주입하여 형성한다.
이어서, 도 4c를 참조하면, 애노드 영역(140) 형성 단계가 도시되어 있다.
도시된 바와 같이 상기 소자분리영역(130)의 내측인 N-형 에피텍셜층(120)에 일정 깊이로 P+형 애노드 영역(140)을 형성한다. 이러한 P+형 애노드 영역(140)은 3족의 원소인 In 등의 불순물을 이온주입 및 확산하여 형성한다. 여기서, 상기 애노드 영역(140)의 깊이는 대략 3~5㎛가 되도록 형성함이 바람직하다. 상기 애노드 영역(140)의 깊이가 3㎛ 이하이면, 순방향 전압에 대한 적절한 순방향 전류가 출력되지 않는다. 또한, 상기 애노드 영역(140)의 깊이가 5㎛ 이상이면, 너무 낮은 역방향 전압에서 쉽게 펀치 쓰루(punch through) 현상이 발생하여 바람직하지 않다.
이어서, 도 4d를 참조하면, 캐소드 영역(150) 형성 단계가 도시되어 있다.
도시된 바와 같이 상기 소자분리영역(130)의 외측인 N-형 에피텍셜층(120)에 일정 깊이로 N+형 캐소드 영역(150)을 형성한다. 이러한 N+형 캐소드 영역(150)은 5족의 원소인 P 또는 As 등의 불순물이 이온주입 및 확산하여 형성한다.
여기서, 도시되어 있지는 않지만, 상기 소자분리영역(130)의 상면과 N-형 에피텍셜층(120)의 상면 사이에 금속을 증착하여, 상기 소자분리영역(130) 및 N-형 에피텍셜층(120)이 쇼트되도록 할 수도 있다. 이와 같이 소자분리영역(130) 및 N-형 에피텍셜층(120)을 쇼트하게 되면, 역방향 특성이 안나타날 수 있다.
이어서, 도4e를 참조하면, 애노드 전극(142) 및 캐소드 전극(152) 형성 단계가 도시되어 있다.
도시된 바와 같이 상기 애노드 영역(140) 위에 일정 두께로 금속을 증착하여 애노드 전극(142)을 형성하고, 상기 캐소드 영역(150) 위에 일정 두께로 금속을 증착하여 캐소드 전극(152)을 형성한다. 이러한 애노드 전극(142) 및 캐소드 전극(152)은 알루미늄, 구리 또는 이의 등가물로 형성가능하며, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기와 같은 공정 후에는 상기 에피택셜층(120) 및 소자분리영역(130) 위에 소자 보호를 위해 일정 두께로 보호막(160)을 형성한다.
상술한 바와 같이, 본 발명에 따른 스위칭 다이오드 및 그 제조 방법은 원칩(one chip)에 PNPN 구조의 스위칭 다이오드를 구현함으로써, 칩 사이즈 또는 패키지 사이즈를 더욱 줄일 수 있는 효과가 있다.
또한, PN 구조와 PN 구조 사이에 불필요한 와이어 본딩을 수행하지 않고, 직접 P+형 기판이 위의 PN 구조와 PN 구조를 연결함으로써, 스위칭 속도가 더욱 향상되는 효과가 있다.
더불어, PNPN 구조가 원칩으로 구현됨으로써, 패키지 어셈블링 공정도 더욱 단순화되어, 비용을 절감할 수 있는 효과가 있다.
이상에서 설명한 것은 본 발명에 따른 스위칭 다이오드 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
도 1a는 종래의 스위칭 다이오드가 장착된 패키지를 도시한 평면도이고, 도 1b는 종래의 스위칭 다이오드의 단면을 도시한 단면도이며, 도 2c는 그 등가 회로도이다.
도 2a는 본 발명에 의한 스위칭 다이오드가 장착된 패키지를 도시한 평면도이고, 도 2b는 본 발명에 의한 스위칭 다이오드의 단면을 도시한 단면도이며, 도 2c는 그 등가 회로도이다.
도 3a는 본 발명에 의한 다른 스위칭 다이오드의 단면을 도시한 단면도이고, 도 3b는 그 등가 회로도이다.
도 4a 내지 도4e는 본 발명에 의한 스위칭 다이오드의 제조 방법을 도시한 순차 설명도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100,200; 본 발명에 의한 스위칭 다이오드
110; 반도체 기판 120; 에픽텍셜층
130; 소자분리영역 140; 애노드 영역
142; 애노드 전극 150; 캐소드 영역
152; 캐소드 전극 160; 보호막

Claims (12)

  1. 반도체 기판;
    상기 반도체 기판에 일정 두께로 성장된 N-형 에피텍셜층;
    상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 형성된 소자분리영역;
    상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 형성된 P+형 애노드 영역; 및,
    상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 형성된 N+형 캐소드 영역을 포함하여 이루어진 스위칭 다이오드.
  2. 제 1 항에 있어서, 상기 반도체 기판은 P+형인 것을 특징으로 하는 스위칭 다이오드.
  3. 제 1 항에 있어서, 상기 소자분리영역은 P형인 것을 특징으로 하는 스위칭 다이오드.
  4. 제 1 항에 있어서, 상기 P+형 애노드 영역의 깊이는 3㎛~5㎛인 것을 특징으로 하는 스위칭 다이오드.
  5. 제 1 항에 있어서, 상기 P+형 애노드 영역의 표면에는 애노드 전극이 형성되고, 상기 N+형 캐소드 영역의 표면에는 캐소드 전극이 형성된 것을 특징으로 하는 스위칭 다이오드.
  6. 제 1 항에 있어서, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에는 금속이 증착되어, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트된 것을 특징으로 하는 스위칭 다이오드.
  7. 대략 판상의 반도체 기판을 제공하고, 그 위에 일정 두께로 N-형 에피텍셜층을 성장시키는 단계;
    상기 N-형 에피텍셜층의 상면으로부터 반도체 기판까지 일정 깊이로 소자분리영역을 형성하는 단계;
    상기 소자분리영역의 내측인 N-형 에피텍셜층에 일정 깊이로 P+형 애노드 영역을 형성하는 단계; 및,
    상기 소자분리영역의 외측인 N-형 에피텍셜층에 일정 깊이로 N+형 캐소드 영역을 형성하는 단계를 포함하여 이루어진 스위칭 다이오드의 제조 방법.
  8. 제 7 항에 있어서, 상기 반도체 기판 제공 단계는 P+형 반도체 기판을 제공함을 특징으로 하는 스위칭 다이오드의 제조 방법.
  9. 제 7 항에 있어서, 상기 소자분리영역 형성 단계는 P형 불순물을 이온주입하여 형성함을 특징으로 하는 스위칭 다이오드의 제조 방법.
  10. 제 7 항에 있어서, 상기 P+형 애노드 영역 형성 단계는 P+형 애노드 영역의 깊이가 3㎛~5㎛로 형성되도록 함을 특징으로 하는 스위칭 다이오드의 제조 방법.
  11. 제 7 항에 있어서, 상기 N+형 캐소드 영역 형성 단계후에는, P+형 애노드 영역의 표면에 애노드 전극을 형성하고, 상기 N+형 캐소드 영역의 표면에 캐소드 전극을 형성하는 단계가 더 포함된 것을 특징으로 하는 스위칭 다이오드의 제조 방법.
  12. 제 7 항에 있어서, 상기 N+형 캐소드 영역 형성 단계후에는, 상기 소자분리영역의 상면과 N-형 에피텍셜층의 상면 사이에 금속을 증착하여, 상기 소자분리영역 및 N-형 에피텍셜층이 쇼트되도록 하는 단계가 더 포함된 것을 특징으로 하는 스위칭 다이오드의 제조 방법.
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