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KR100516693B1 - 불휘발성 프로그래머블 로직 회로 - Google Patents

불휘발성 프로그래머블 로직 회로 Download PDF

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KR100516693B1
KR100516693B1 KR10-2003-0020767A KR20030020767A KR100516693B1 KR 100516693 B1 KR100516693 B1 KR 100516693B1 KR 20030020767 A KR20030020767 A KR 20030020767A KR 100516693 B1 KR100516693 B1 KR 100516693B1
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주식회사 하이닉스반도체
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Abstract

불휘발성 프로그래머블 로직 회로에 관한 것으로, 특히 강유전체 메모리를 이용하여 데이타의 저장이나 연산을 수행함으로써 별도의 외부 기억장치가 불필요하고 회로의 면적을 축소할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 불휘발성 강유전체 메모리를 FPGA(Field Programmable Gate Array)와 동일 칩에 내장하여, 저장된 데이타의 유출을 방지함과 동시에 칩의 면적을 감소시킬 수 있도록 한다. 또한, 본 발명은 데이타의 저장을 위해 불휘발성 강유전체 메모리를 이용하므로 별도의 외부 기억장치가 불필요하고, 소비 전력을 줄일 수 있도록 한다.

Description

불휘발성 프로그래머블 로직 회로{Non-volatile programmable logic circuit}
본 발명은 불휘발성 프로그래머블 로직 회로에 관한 것으로, 특히 강유전체 메모리를 이용하여 데이타의 저장이나 연산을 수행함으로써 별도의 외부 기억장치가 불필요하고 회로의 면적을 축소할 수 있도록 하는 기술이다.
일반적으로 불휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 캐패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
상술된 FeRAM에 관한 기술내용은 본 발명과 동일 발명자에 의해 출원된 대한민국 출원번호 제 1999-49972호에 개시된 바 있다. 따라서, FeRAM에 관한 기본적인 구성 및 그 동작에 관한 자세한 설명은 생략하기로 한다.
한편, 종래의 입력신호의 로직을 변경하는 프로그램 가능한 로직 연산회로는 래치 등의 저장수단에 어드레스 정보를 저장한다. 그러나, 종래의 프로그램 가능한 로직 연산회로는 SRAM(Static Random Access Memory)을 주로 이용하였기 때문에, 시스템의 전원 오프시에는 래치 등에 저장된 각종 정보들이 유출되는 문제점이 있다. 또한, 시스템에 전원을 다시 공급할 경우 연산회로의 동작을 위한 각종 데이타 등을 다시 설정해야 하는 번거러움이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 시스템의 전원 오프시에도 데이타가 유출되지 않는 불휘발성 강유전체 레지스터를 이용하여 연산회로의 연산기능과 저장 기능을 구현하기 위하여 다음과 같은 목적을 갖는다.
첫째, 강유전체 메모리를 이용하여 시스템의 대기 중에 전원 공급을 차단할 수 있게 되어 소비 전력을 감소시킬 수 있도록 하는데 그 목적이 있다.
둘째, 강유전체 메모리를 이용하여 저장 및 연산 기능을 모두 수행함으로써 별도의 외부 기억장치가 불필요하도록 하는데 그 목적이 있다.
셋째, 강유전체 메모리를 FPGA(Field Programmable Gate Array)에 적용하여, 칩의 면적을 감소시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 불휘발성 프로그래머블 로직 회로는, 불휘발성 강유전체 캐패시터를 구비하고, 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 매치라인의 전압 레벨을 변경시켜 데이타 로직을 변경하기 위한 로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및 매치라인과 접지전압단 사이에 각각 병렬 연결되고, 로직 제어신호 및 서치 버스로부터 인가되는 라인 제어신호에 따라 선택적으로 스위칭되어, 로직 제어신호와 라인 제어신호의 위상이 동일한 경우 매치라인의 전압레벨을 변경시키는 한쌍의 스위칭부를 구비함을 특징으로 한다.
또한, 본 발명은, 매치라인에 각각 병렬 연결되고, 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 발생되는 제 1로직 제어신호 및 서치 버스로부터 인가되는 라인 제어신호에 따라 선택적으로 스위칭하여 제 1로직 제어신호와 라인 제어신호의 위상이 동일한 경우 매치라인의 전압레벨을 변경시키는 복수개의 캠; 제 2불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하기 위한 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및 제 2로직 제어신호에 따라 선택적으로 스위칭하여 매치라인의 전압 레벨을 특정 레벨로 풀업/풀다운시키는 스위칭부를 구비함을 특징으로 한다.
또한, 본 발명은, 입력신호의 상태에 따라 전원전압 또는 접지전압 중 어느 하나의 전압을 선택적으로 출력하는 인버터부; 및 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 입력신호의 로직을 변경하기 위해 제 1로직 제어신호 및 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및 제 1로직 제어신호와 제 2로직 제어신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 제어부를 구비함을 특징으로 한다.
또한, 본 발명은, 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 입력신호의 로직을 변경하기 위한 제 1로직 제어신호 및 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 제 1로직 제어신호, 제 2로직 제어신호 및 입력신호의 상태에 따라 출력 구동신호를 선택적으로 출력하는 입력 제어부; 및 출력 구동신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 구동부를 구비함을 특징으로 한다.
또한, 본 발명은, 입력신호를 불휘발성 강유전체 캐패시터에 저장하고, 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 입력신호의 반전을 제어하기 위한 로직 제어신호를 출력하는 불휘발성 강유전체 레지스터; 불휘발성 강유전체 캐패시터로부터 출력되는 로직 제어신호와 입력되는 클럭신호의 상태에 따라 출력 구동신호를 선택적으로 출력하는 입력 제어부; 및 출력 구동신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 구동부를 구비함을 특징으로 한다.
또한, 본 발명은, 복수개의 로오 버스라인과 복수개의 컬럼 버스라인 사이에 각각 연결된 복수개의 연산 스위칭부를 구비하고, 복수개의 연산 스위칭부 각각은 불휘발성 강유전체 캐패시터를 구비하고, 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하기 위한 로직 제어신호를 발생하는 스위칭 제어부; 및 로직 제어신호의 상태에 따라 소스 단자와 출력단자를 선택적으로 연결하여 로오 버스라인과 컬럼 버스라인 사이에 데이타를 전송하는 전송 스위치를 구비함을 특징으로 한다.
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또한, 본 발명은, 불휘발성 강유전체 캐패시터를 각각 구비하는 복수개의 불휘발성 강유전체 레지스터를 구비하고, 복수개의 불휘발성 강유전체 레지스터에 프로그램된 코드에 따라 입력신호의 로직을 제어하는 복수개의 제 1로직 제어신호를 발생하는 강유전체 레지스터 어레이; 및 복수개의 제 1로직 제어신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 로직을 변경시키는 룩업 테이블을 구비함을 특징으로 한다.
또한, 본 발명은, 제 1불휘발성 강유전체 캐패시터를 구비하고, 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 클럭신호의 출력 여부를 결정하는 제 1로직 제어신호를 발생하고, 제 1로직 제어신호의 인에이블시 상기 클럭신호에 따라 래치 제어신호를 출력하는 래치 제어부; 및 래치 제어신호의 상태에 따라 입력신호를 선택적으로 래치하고, 제 2불휘발성 강유전체 캐패시터를 구비하며, 제 2불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 발생하는 제 2로직 제어신호의 디스에이블시 래치된 입력신호를 리셋시키는 래치부를 구비함을 특징으로 한다.
또한, 본 발명은, 제 1불휘발성 강유전체 캐패시터를 구비하고, 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 클럭신호의 출력 여부를 결정하는 로직 제어신호를 발생하고, 제 1로직 제어신호의 인에이블시 클럭신호에 따라 래치 제어신호를 출력하는 래치 제어부; 및 래치 제어신호의 상태에 따라 입력신호를 선택적으로 래치하고, 제 2불휘발성 강유전체 캐패시터를 구비하고, 제 2불휘발성 강유전체 캐패시터에 래치된 입력신호를 저장하는 래치부를 구비함을 특징으로 한다.
또한, 본 발명은, 불휘발성 강유전체 캐패시터를 구비하고, 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 입력 데이타의 로직을 변경하기 위한 로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및 로직 제어신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 로직을 변경하는 로직회로를 구비함을 특징으로 한다.
또한, 본 발명은, 레지스터와 그의 출력신호에 따라 연동되는 최소한 하나 이상의 로직 연산 소자들이 조합되며, 상기 레지스터는 불휘발성 강유전체 메모리로 구성됨으로써, 상기 레지스터에 셋팅된 프로그래밍 값에 따라 하나 이상의 로직 연산 소자들의 로직이 변경됨을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명하고자 한다.
본 발명의 불휘발성 프로그래머블 로직 회로는, 캠(CAM:Content Addressable Memory), 캠 어레이, 버퍼, 버퍼 어레이, 인버터, 스위치, 전송 스위치, 풀업/풀다운 스위치, 룩업 테이블(Look-up table), 래치 및 플립플롭과 같은 다양한 로직회로에 적용될 수 있다.
도 1은 불휘발성 강유전체 메모리를 이용하여 NMOS트랜지스터 구조를 갖는 캠의 로직을 제어하기 위한 본 발명의 실시예이다.
도 1의 실시예는, FeRAM 레지스터(1) 및 한쌍의 스위칭부(2,3)를 구비한다.
여기서, FeRAM 레지스터(1)는 매치라인(Match Line) ML의 전압 레벨을 하이 레벨에서 로우 레벨로 디스에이블 시키기 위한 로직 제어신호 RE,REB를 한쌍의 스위칭부(3,2)에 각각 출력한다.
스위칭부(2)는 매치라인 ML과 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N1,N2를 구비한다. NMOS트랜지스터 N1는 게이트 단자를 통해 서치 버스(Search Bus)로부터 인가되는 라인 제어신호 /SB를 수신한다. 그리고, NMOS트랜지스터 N2는 게이트 단자를 통해 FeRAM 레지스터(1)로부터 인가되는 로직 제어신호 REB를 수신한다.
스위칭부(3)는 매치라인 ML과 접지전압단 사이에 직렬 연결된 NMOS트랜지스터 N3,N4를 구비한다. NMOS트랜지스터 N3는 게이트 단자를 통해 서치 버스(Search Bus)로부터 인가되는 라인 제어신호 SB를 수신한다. 그리고, NMOS트랜지스터 N4는 게이트 단자를 통해 FeRAM 레지스터(1)로부터 인가되는 로직 제어신호 RE를 수신한다.
따라서, 라인 제어신호 SB와 로직 제어신호 RE가 같이 하이 상태이거나, 라인 제어신호 /SB와 로직 제어신호 REB가 같이 하이 상태일때 매치라인 ML의 전압 레벨이 접지전압으로 천이된다.
이러한 구성을 갖는 도 1의 실시예에 관한 동작 과정을 설명하면 다음과 같다.
먼저, 라인 제어신호 /SB와 로직 제어신호 REB가 동시에 하이로 인에이블 되면, NMOS트랜지스터 N1,N2가 모두 턴온되어 매치라인 ML에 접지전압이 출력된다. 그리고, 라인 제어신호 SB와 로직 제어신호 RE가 동시에 하이로 인에이블 되면, NMOS트랜지스터 N3,N4가 모두 턴온되어 매치라인 ML에 접지전압이 출력된다. 따라서, 매치라인 ML의 전압레벨이 하이 레벨에서 로우 레벨로 천이한다.
반면에, 라인 제어신호 /SB와 로직 제어신호 REB의 위상이 서로 반대일 경우, 매치라인 ML에 접지전압이 출력되지 않는다. 마찬가지로, 라인 제어신호 SB와 로직 제어신호 RE의 위상이 서로 반대일 경우, 매치라인 ML에 접지전압이 출력되지 않는다. 따라서, 매치라인 ML의 전압레벨이 하이 레벨에서 로우 레벨로 천이하지 않게 된다.
도 2는 불휘발성 강유전체 메모리를 이용하여 PMOS트랜지스터 구조를 갖는 캠(CAM:Content Addressable Memory)의 로직을 제어하기 위한 본 발명의 실시예이다.
도 2의 실시예는, FeRAM 레지스터(4) 및 한쌍의 스위칭부(5,6)를 구비한다.
여기서, FeRAM 레지스터(4)는 매치라인(Match Line) ML의 전압 레벨을 로우 레벨에서 하이 레벨로 인에이블 시키기 위한 로직 제어신호 RE,REB를 한쌍의 스위칭부(6,5)에 각각 출력한다.
스위칭부(5)는 전원전압단과 매치라인 ML 사이에 직렬 연결된 PMOS트랜지스터 P1,P2를 구비한다. PMOS트랜지스터 P1는 게이트 단자를 통해 FeRAM 레지스터(1)로부터 인가되는 로직 제어신호 REB를 수신한다. 그리고, PMOS트랜지스터 P2는 게이트 단자를 통해 서치 버스(Search Bus)로부터 인가되는 라인 제어신호 /SB를 수신한다.
스위칭부(6)는 전원전압단과 매치라인 ML 사이에 직렬 연결된 PMOS트랜지스터 P3,P4를 구비한다. PMOS트랜지스터 P3는 게이트 단자를 통해 FeRAM 레지스터(1)로부터 인가되는 로직 제어신호 RE를 수신한다. 그리고, PMOS트랜지스터 P4는 게이트 단자를 통해 서치 버스(Search Bus)로부터 인가되는 라인 제어신호 SB를 수신한다.
따라서, 라인 제어신호 SB와 로직 제어신호 RE가 같이 로우 상태이거나, 라인 제어신호 /SB와 로직 제어신호 REB가 같이 로우 상태일때 매치라인 ML의 전압 레벨이 전원전압으로 천이된다.
이러한 구성을 갖는 도 2의 실시예에 관한 동작 과정을 설명하면 다음과 같다.
먼저, 라인 제어신호 /SB와 로직 제어신호 REB가 동시에 로우로 디스에이블 되면, PMOS트랜지스터 P1,P2가 모두 턴온되어 매치라인 ML에 전원전압이 출력된다. 그리고, 라인 제어신호 SB와 로직 제어신호 RE가 동시에 로우로 디스에이블 되면, PMOS트랜지스터 P3,P4가 모두 턴온되어 매치라인 ML에 전원전압이 출력된다. 따라서, 매치라인 ML의 전압레벨이 로우 레벨에서 하이 레벨로 천이한다.
반면에, 라인 제어신호 /SB와 로직 제어신호 REB의 위상이 서로 반대일 경우, 매치라인 ML에 전원전압이 출력되지 않는다. 마찬가지로, 라인 제어신호 SB와 로직 제어신호 RE의 위상이 서로 반대일 경우, 매치라인 ML에 전원전압이 출력되지 않는다. 따라서, 매치라인 ML의 전압레벨이 로우 레벨에서 하이 레벨로 천이하지 않게 된다.
도 3은 본 발명을 캠 어레이의 풀업에 적용한 실시예이다.
도 3의 실시예는 복수개의 캠(7), FeRAM 레지스터(8) 및 풀업 스위치(9)를 구비한다.
복수개의 캠(7)은 도 1의 실시예로 구성될 수 있고, 매치라인 ML에 각각 병렬 연결되어 어레이를 이룬다.
FeRAM 레지스터(8)는 풀업 스위치(9)의 스위칭 동작을 선택적으로 제어하기 위한 로직 제어신호 RE를 출력한다.
풀업 스위치(9)는 전원전압단과 매치라인 ML 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신하는 PMOS트랜지스터 P5를 구비한다. PMOS트랜지스터 P5는 로직 제어신호 RE에 따라 매치라인 ML을 선택적으로 프리차지 시킨다.
이러한 구성을 갖는 도 3의 실시예는, 동작 초기에는 풀업 스위치(9)에 의해 매치라인 ML을 전원전압으로 프리차지시킨다. 이후에, 복수개의 캠(7) 중에서 적어도 어느 하나의 캠(7)의 출력이 로우 레벨이 될 경우 매치라인 ML의 전압레벨이 하이 레벨에서 로우 레벨로 천이한다.
도 4는 본 발명을 캠 어레이의 풀다운에 적용한 실시예이다.
도 4의 실시예는 복수개의 캠(10), FeRAM 레지스터(11) 및 풀다운 스위치(12)를 구비한다.
복수개의 캠(10)은 도 2의 실시예로 구성될 수 있고, 매치라인 ML에 각각 병렬 연결되어 어레이를 이룬다.
FeRAM 레지스터(11)는 풀다운 스위치(12)의 스위칭 동작을 선택적으로 제어하기 위한 로직 제어신호 RE를 출력한다.
풀다운 스위치(12)는 매치라인 ML과 접지전압단 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신하는 NMOS트랜지스터 N5를 구비한다. NMOS트랜지스터 N5는 로직 제어신호 RE에 따라 매치라인 ML을 선택적으로 풀다운시킨다.
이러한 구성을 갖는 도 4의 실시예는, 동작 초기에는 풀다운 스위치(12)에 의해 매치라인 ML을 접지전압으로 풀다운시킨다. 이후에, 복수개의 캠(10) 중에서 적어도 어느 하나의 캠(7)의 출력이 하이 레벨이 될 경우 매치라인 ML의 전압레벨이 로우 레벨에서 하이 레벨로 천이한다.
도 5는 불휘발성 강유전체 메모리를 이용하여 3-상태 버퍼 BUF의 로직을 제어하기 위한 본 발명의 실시예이다.
3-상태 버퍼 BUF는 인버터부(13) 및 출력 제어부(15)를 구비한다.
여기서, 인버터부(13)는 PMOS트랜지스터 P6 및 NMOS트랜지스터 N6를 구비한다. PMOS트랜지스터 P6는 전원전압단과 출력 제어부(15) 사이에 연결되어 게이트 단자를 통해 입력신호 X를 수신한다. NMOS트랜지스터 N6은 출력 제어부(15)와 접지전압단 사이에 연결되어 게이트 단자를 통해 입력신호 X를 수신한다.
출력 제어부(15)는 FeRAM 레지스터(14) 및 출력 구동부인 PMOS트랜지스터 P7 및 NMOS트랜지스터 N7를 구비한다. FeRAM 레지스터(14)는 버퍼의 반전을 제어하기 위해 서로 반대 위상을 갖는 로직 제어신호 RE,REB를 각각 출력한다. PMOS트랜지스터 P7은 PMOS트랜지스터 P6와 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자를 통해 로직 제어신호 REB를 수신한다. NMOS트랜지스터 N7은 PMOS트랜지스터 P7과 NMOS트랜지스터 N6 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신한다.
이러한 구성을 갖는 도 5의 실시예에 대한 동작 과정을 설명하면 다음과 같다.
먼저, 로직 제어신호 RE가 하이 레벨이고, 로직 제어신호 REB가 로우 레벨일 경우, NMOS트랜지스터 N7 및 PMOS트랜지스터 P7가 모두 턴온된다. 따라서, 입력신호 X가 반전되어, 입력신호 X와 출력신호 Y의 전압 레벨이 반대 위상을 갖게 된다.
반면에, 로직 제어신호 RE가 로우 레벨이고, 로직 제어신호 REB가 하이 레벨일 경우, NMOS트랜지스터 N7 및 PMOS트랜지스터 P7가 모두 턴오프된다. 따라서, 입력신호 X의 전압 레벨과 무관하게 출력신호 Y의 전압 레벨이 플로팅 상태가 된다.
도 6은 본 발명에 따른 불휘발성 프로그래머블 로직 회로의 구성도이다.
도 6의 실시예는, 복수개의 3-상태 버퍼 BUF 및 논리 연산부(16)를 구비한다.
여기서, 복수개의 3-상태 버퍼 BUF는 도 5의 실시예로 구성될 수 있으며, 출력라인 L1 및 출력라인 L2에 각각 병렬 연결된다.
출력라인 L1에 연결된 복수개의 3-상태 버퍼 BUF의 출력신호 Y0~Yn 중 FeRAM 레지스터(14)에 의해 선택된 어느 하나의 출력신호 Y가 출력라인 L1에 출력된다. 그리고, 출력라인 L2에 연결된 복수개의 3-상태 버퍼 BUF의 출력신호 Y0~Yn 중 FeRAM 레지스터(14)에 의해 선택된 어느 하나의 출력신호 Y가 출력라인 L2에 출력된다.
또한, 논리 연산부(16)는 출력라인 L1,L2으로부터 인가되는 출력신호 Y를 앤드연산하여 출력하는 앤드게이트 AND1를 구비한다.
도 7은 불휘발성 강유전체 메모리를 이용하여 3-상태 버퍼의 로직을 제어하기 위한 본 발명의 다른 실시예이다.
도 7의 실시예는, 인버터부(17) 및 출력 제어부(20)를 구비한다.
여기서, 인버터부(17)는 PMOS트랜지스터 P8 및 NMOS트랜지스터 N8를 구비한다. PMOS트랜지스터 P8는 전원전압단과 출력 제어부(20) 사이에 연결되어 게이트 단자를 통해 입력신호 X를 수신한다. NMOS트랜지스터 N8은 출력 제어부(20)와 접지전압단 사이에 연결되어 게이트 단자를 통해 입력신호 X를 수신한다.
출력 제어부(20)는 FeRAM 레지스터(18), 인버터 IV1 및 논리 연산부(19)를 구비한다. 여기서, FeRAM 레지스터(18)는 버퍼의 반전을 제어하기 위해 서로 반대 위상을 갖는 로직 제어신호 RE,REB를 각각 출력한다. 그리고, 인버터 IV1은 클럭신호 CLK를 반전하여 출력한다.
그리고, 논리 연산부(19)는 낸드게이트 ND1 및 노아게이트 NOR1을 구비한다. 낸드게이트 ND1은 로직 제어신호 REB 및 클럭신호 CLK를 낸드연산한다. 노아게이트 NOR1는 로직 제어신호 RE 및 인버터 IV1의 출력신호를 노아연산한다.
PMOS트랜지스터 P7은 PMOS트랜지스터 P8와 NMOS트랜지스터 N9 사이에 연결되어 게이트 단자를 통해 낸드게이트 ND1의 출력신호를 수신한다. NMOS트랜지스터 N8은 PMOS트랜지스터 P9와 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 노아게이트 NOR1의 출력신호를 수신한다.
이러한 구성을 갖는 도 7의 실시예는, 로직 제어신호 RE,REB와 클럭신호 CLK의 상태가 논리 연산부(19)에 입력된다. 따라서, 로직 제어신호 RE,REB의 상태와 입력되는 클럭신호 CLK의 연산 결과에 따라 출력신호 Y가 플로팅 상태가 되거나 입력신호 X의 반전출력이 된다.
예를 들어, 로직 제어신호 RE가 로우 레벨이고, 로직 제어신호 REB가 하이 레벨이고, 클럭신호 CLK가 로우 레벨일 경우, NMOS트랜지스터 N9 및 PMOS트랜지스터 P9가 모두 턴오프된다. 따라서, 출력신호 Y의 전압레벨이 플로팅 상태가 된다.
반면에, 로직 제어신호 RE가 로우 레벨이고, 로직 제어신호 REB가 하이 레벨이고, 클럭신호 CLK가 하이 레벨일 경우, NMOS트랜지스터 N9 및 PMOS트랜지스터 P9가 모두 턴온된다. 따라서, 입력신호 X의 전압 레벨이 반전되어, 입력신호 X와 출력신호 Y의 전압 레벨이 반대 위상을 갖게 된다.
결국, 클럭신호 CLK의 상태에 따라 입력신호 X의 전압 레벨을 반전하거나 플로팅시켜 출력신호 Y의 전압 레벨을 주기적으로 제어할 수 있게 된다.
만약, 로직 제어신호 RE가 하이 레벨이고, 로직 제어신호 REB가 로우 레벨일 경우, NMOS트랜지스터 N9 및 PMOS트랜지스터 P9가 모두 턴오프된다. 따라서, 클럭신호 CLK의 상태와 상관없이 출력신호 Y의 전압레벨이 플로팅 상태가 된다.
도 8은 불휘발성 강유전체 메모리를 이용하여 인버터의 로직을 제어하기 위한 본 발명의 실시예이다.
도 8의 실시예는, 입력 제어부(21) 및 출력 구동부(24)를 구비한다.
여기서, 입력 제어부(21)는 FeRAM 레지스터(22) 및 논리 연산부(23)를 구비한다. FeRAM 레지스터(22)는 인버터의 반전을 제어하기 위해 서로 반대 위상을 갖는 로직 제어신호 RE,REB를 각각 출력한다. 그리고, 논리 연산부(23)는 앤드게이트 AND2 및 오아게이트 OR1를 구비한다. 앤드게이트 AND2는 로직 제어신호 REB 및 입력신호 X를 앤드연산한다. 오아게이트 OR1는 로직 제어신호 RE 및 입력신호 X를 오아연산한다.
출력 구동부(24)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P10 및 NMOS트랜지스터 N10를 구비한다. PMOS트랜지스터 P10는 게이트 단자를 통해 앤드게이트 AND2의 출력신호를 수신한다. NMOS트랜지스터 N10는 게이트 단자를 통해 오아게이트 OR1의 출력신호를 수신한다.
이러한 구성을 갖는 도 8의 실시예는, 로직 제어신호 RE,REB와 입력신호 X가 논리 연산부(23)에 입력된다. 따라서, 로직 제어신호 RE,REB의 상태와 입력신호 X의 연산 결과에 따라 출력신호 Y가 플로팅 상태가 되거나 입력신호 X의 반전출력이 된다.
예를 들어, 로직 제어신호 RE가 하이 레벨이고, 로직 제어신호 REB가 로우 레벨일 경우, 입력신호 X의 전압 레벨에 상관없이 PMOS트랜지스터 P10 및 NMOS트랜지스터 N10이 모두 턴오프된다. 따라서, 출력신호 Y의 전압레벨이 플로팅 상태가 된다.
만약, 로직 제어신호 RE가 로우 레벨이고, 로직 제어신호 REB가 하이 레벨이고, 입력신호 X가 하이 레벨일 경우, NMOS트랜지스터 N10가 턴온된다. 따라서, 입력신호 X의 전압 레벨이 반전되어, 출력신호 Y의 전압 레벨이 로우 레벨로 천이한다.
반면에, 로직 제어신호 RE가 로우 레벨이고, 로직 제어신호 REB가 하이 레벨이고, 입력신호 X가 로우 레벨일 경우, PMOS트랜지스터 P10가 턴온된다. 따라서, 입력신호 X의 전압 레벨이 반전되어, 출력신호 Y의 전압 레벨이 하이 레벨로 천이한다.
도 9는 불휘발성 강유전체 메모리를 이용하여 인버터부의 로직을 제어함과 동시에 입력신호의 값을 저장하기 위한 본 발명의 실시예이다.
도 9의 실시예는, 입력 제어부(25) 및 출력 구동부(28)를 구비한다.
여기서, 입력 제어부(25)는 인버터 IV2, 인버터 IV3, FeRAM 레지스터(26) 및 논리 연산부(27)를 구비한다. 인버터 IV2는 입력되는 클럭신호 CLK를 반전하고, 인버터 IV3는 입력신호 X를 반전한다. FeRAM 레지스터(26)는 인버터부의 로직을 제어하기 위한 로직 제어신호 RE를 출력한다.
그리고, 논리 연산부(27)는 앤드게이트 AND3 및 오아게이트 OR2를 구비한다. 앤드게이트 AND3는 클럭신호 CLK 및 로직 제어신호 RE를 앤드연산한다. 오아게이트 OR2는 인버터 IV2의 출력신호 및 로직 제어신호 RE를 오아연산한다.
또한, 출력 구동부(28)는 전원전압단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P11 및 NMOS트랜지스터 N11를 구비한다. PMOS트랜지스터 P11는 게이트 단자를 통해 앤드게이트 AND3의 출력신호를 수신한다. NMOS트랜지스터 N11는 게이트 단자를 통해 오아게이트 OR2의 출력신호를 수신한다.
이러한 구성을 갖는 도 9의 실시예는, 입력신호 X가 FeRAM 레지스터(26)에 저장되고, 로직 제어신호 RE가 논리 연산부(27)에 입력된다. 따라서, 로직 제어신호 RE의 상태와 클럭신호 CLK의 연산 결과에 따라 출력신호 Y가 플로팅 상태가 되거나 입력신호 X의 반전출력이 된다.
예를 들어, 클럭신호 CLK가 하이 레벨이고, 로직 제어신호 RE가 하이 레벨일 경우, NMOS트랜지스터 N11이 턴온된다. 따라서, 입력신호 X의 전압 레벨이 반전되어, 출력신호 Y의 전압 레벨이 로우 레벨로 천이한다.
만약, 클럭신호 CLK가 로우 레벨이면, 로직 제어신호 RE의 전압 레벨에 상관없이 PMOS트랜지스터 P11 및 NMOS트랜지스터 N11가 턴온된다. 따라서, 출력신호 Y의 전압레벨이 플로팅 상태가 된다.
반면에, 클럭신호 CLK가 하이 레벨이고, 로직 제어신호 RE가 로우 레벨일 경우, PMOS트랜지스터 P11가 턴온된다. 따라서, 입력신호 X의 전압 레벨이 반전되어, 출력신호 Y의 전압 레벨이 하이 레벨로 천이한다.
도 10은 불휘발성 강유전체 메모리를 이용하여 스위치의 로직을 제어하기 위한 본 발명의 실시예이다.
도 10의 실시예는, 스위치 제어부(29) 및 스위칭부(32)를 구비한다.
여기서, 스위치 제어부(29)는 FeRAM 레지스터(30) 및 논리 연산부(31)를 구비한다. FeRAM 레지스터(29)는 스위칭부(32)의 스위칭 동작을 제어하기 위한 로직 제어신호 RE를 출력한다. 그리고, 논리 연산부(31)는 로직 제어신호 RE 및 클럭신호 CLK를 앤드연산하는 앤드게이트 AND4를 구비한다.
또한, 스위칭부(32)는 소스 단자 S와 출력단자 OUT 사이에 연결되어 게이트 단자를 통해 앤드게이트 AND4의 출력신호를 수신하는 NMOS트랜지스터 N12를 구비한다.
이러한 구성을 갖는 도 10의 실시예는, 로직 제어신호 RE와 클럭신호 CLK를 논리 연산하여 스위칭부(32)의 스위칭 동작을 제어한다. 따라서, 로직 제어신호 RE가 하이 레벨일 경우, 클럭신호 CLK의 상태에 따라 스위칭부(32)의 동작 여부를 결정한다.
예를 들어, 클럭신호 CLK가 하이 레벨이고, 로직 제어신호 RE가 하이 레벨일 경우, NMOS트랜지스터 N12가 턴온된다. 따라서, 스위칭부(32)의 소스단자 S로부터 입력되는 신호가 출력단자 OUT로 출력된다.
반면에, 클럭신호 CLK가 로우 레벨이고, 로직 제어신호 RE가 하이 레벨일 경우, NMOS트랜지스터 N12가 턴오프된다. 따라서, 스위칭부(32)의 소스단자 S로부터 입력되는 신호가 출력단자 OUT로 출력되지 않는다.
만약, 로직 제어신호 RE가 로우 레벨일 경우, 클럭신호 CLK의 전압 레벨에 상관없이 스위칭부(32)는 오프 상태를 유지하게 된다.
도 11은 불휘발성 강유전체 메모리를 이용하여 전송 스위치의 동작 여부를 제어하여 버스 라인 사이에 데이타를 전송하기 위한 본 발명의 실시예이다.
도 11의 실시예는, 서로 교차되는 복수개의 로오 버스라인 R0~Rn과 복수개의 컬럼 버스라인 C0~Cn 사이에 복수개의 전송 스위치(34)가 연결된다. 복수개의 FeRAM 레지스터(33)는 전송 스위치(34)의 동작 여부를 제어하기 위한 로직 제어신호 RE를 각각 출력한다.
각각의 전송 스위치(34)는 로오 버스라인 R과 컬럼 버스라인 C 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신하는 NMOS트랜지스터 N13를 구비한다.
이러한 구성을 갖는 도 11의 실시예는, 로직 제어신호 RE가 하이 레벨일 경우, 전송 스위치(34)가 턴온되어 로오 버스라인 R과 컬럼 버스라인 C가 연결된다. 반면에, 로직 제어신호 RE가 로우 레벨일 경우, 전송 스위치(34)가 턴오프되어 로오 버스라인 R과 컬럼 버스라인 C가 연결되지 않는다.
도 12는 불휘발성 강유전체 메모리를 이용하여 버스라인을 선택적으로 풀업시키기 위한 본 발명의 실시예이다.
도 12의 실시예는, 복수개의 FeRAM 레지스터(35) 및 복수개의 풀업 스위치(36)를 구비한다. 복수개의 FeRAM 레지스터(35)는 풀업 스위치(36)의 동작 여부를 제어하기 위한 로직 제어신호 RE를 각각 출력한다. 복수개의 풀업 스위치(36)는 전원전압단과 복수개의 버스라인 B0~Bn 사이에 각각 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신한다.
이러한 구성을 갖는 도 12의 실시예는, 로직 제어신호 RE가 로우 레벨일 경우, 풀업 스위치(36)가 턴온되어 버스라인 B을 전원전압으로 풀업시킨다. 반면에, 로직 제어신호 RE가 하이 레벨일 경우, 풀업 스위치(36)가 턴오프 상태를 유지한다.
도 13은 불휘발성 강유전체 메모리를 이용하여 버스라인을 선택적으로 풀다운시키기 위한 본 발명의 실시예이다.
도 13의 실시예는, 복수개의 FeRAM 레지스터(37) 및 복수개의 풀다운 스위치(38)를 구비한다. 복수개의 FeRAM 레지스터(37)는 풀다운 스위치(38)의 동작 여부를 제어하기 위한 로직 제어신호 RE를 각각 출력한다. 복수개의 풀다운 스위치(38)는 복수개의 버스라인 B0~Bn과 접지전압단 사이에 각각 연결되어 게이트 단자를 통해 로직 제어신호 RE를 수신한다.
이러한 구성을 갖는 도 13의 실시예는, 로직 제어신호 RE가 하이 레벨일 경우, 풀다운 스위치(38)가 턴온되어 버스라인 B을 접지전압으로 풀다운시킨다. 반면에, 로직 제어신호 RE가 로우 레벨일 경우, 풀다운 스위치(38)가 턴오프 상태를 유지한다.
도 14a 및 도 14b는 본 발명에 따른 불휘발성 프로그래머블 로직 회로의 구성도이다.
먼저, 도 14a는 불휘발성 강유전체 메모리를 이용하여 2-레지스터 입력 룩업 테이블(Look up table)의 로직을 제어하기 위한 실시예이다.
FeRAM 레지스터 어레이(40)는 복수개의 FeRAM 레지스터들을 구비하여 룩업 테이블(50)의 로직을 제어하기 위한 로직 제어신호 RE를 출력한다. 룩업 테이블 (50)은 로직 제어신호 RE에 따라 입력신호 X를 연산하여 출력신호 Y의 상태를 제어한다.
도 14b는 도 14a에 도시된 FeRAM 레지스터 어레이(40) 및 룩업 테이블(50)의 상세 구성을 나타낸다.
먼저, FeRAM 레지스터 어레이(40)는 룩업 테이블(50)을 제어하기 위한 데이타를 저장하는 복수개의 FeRAM 레지스터들(41,42)을 구비한다. 그리고, 룩업 테이블(50)은 인버터 IV4, NMOS트랜지스터 N16,N17, FeRAM 레지스터(51) 및 전송 스위치(52)를 구비한다.
여기서, FeRAM 레지스터(51)는 전송 스위치(52)의 동작 여부를 결정하기 위한 로직 제어신호 RE_0를 출력한다. 전송 스위치(52)는 출력신호 Y의 출력단자 및 NMOS트랜지스터 N16,N17의 공통 드레인 단자 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE_0를 수신하는 NMOS트랜지스터 N15를 구비한다.
그리고, 인버터 IV4는 입력신호 X를 반전한다. NMOS트랜지스터 N16는 게이트 단자를 통해 수신되는 입력신호 X의 상태에 따라 로직 제어신호 RE_1를 전송 스위치(52)에 출력한다. 또한, NMOS트랜지스터 N17는 게이트 단자를 통해 수신되는 반전된 입력신호 X의 상태에 따라 로직 제어신호 RE_2를 전송 스위치(52)에 출력한다.
이러한 구성을 갖는 본 발명의 실시예는, FeRAM 레지스터 어레이(40)에 저장된 데이타의 종류에 따라 각각 다른 연산 과정을 거쳐 출력신호 Y의 값을 제어한다.
예를 들어, 로직 제어신호 RE_0가 하이 레벨일 경우, NMOS트랜지스터 N15가 턴온되어 로직 제어신호 RE_1,RE_2의 상태에 의해 출력신호 Y의 값이 결정된다.
즉, 로직 제어신호 RE_1,RE_2가 모두 로우 레벨일 경우, 출력신호 Y의 전압 레벨이 로우 레벨이 된다. 반면에, 로직 제어신호 RE_1,RE_2가 모두 하이 레벨일 경우, 출력신호 Y의 전압 레벨이 하이 레벨이 된다.
또한, 로직 제어신호 RE_1가 하이 레벨이고, 로직 제어신호 RE_2가 로우 레벨이면, 입력신호 X가 그대로 출력신호 Y가 된다. 반면에, 로직 제어신호 RE_1가 로우 레벨이고, 로직 제어신호 RE_2가 하이 레벨이면, 입력신호 X가 반전되어 출력된다.
만약, 로직 제어신호 RE_0가 로우 레벨이면, NMOS트랜지스터 N15가 턴오프 상태를 유지하여, 로직 제어신호 RE_1, RE_2의 상태에 관계없이 출력신호 Y의 전압 레벨이 플로팅된다.
도 15는 불휘발성 강유전체 메모리를 이용하여 4-레지스터 입력 룩업 테이블(Look up table)의 로직을 제어하기 위한 본 발명의 실시예이다.
도 15의 실시예는, FeRAM 레지스터 어레이(60) 및 룩업 테이블(70)을 구비한다.
여기서, FeRAM 레지스터 어레이(40)는 복수개의 FeRAM 레지스터(61~64)를 구비하여 룩업 테이블(70)의 로직을 제어하기 위한 로직 제어신호 RE_1~RE_4를 각각 출력한다. 룩업 테이블(70)은 로직 제어신호 RE_1~RE_4에 따라 입력신호 X0,X1를 연산하여 출력신호 Y의 상태를 제어한다.
그 상세 구성을 살펴보면, 룩업 테이블(70)은 인버터 IV5,IV6, NMOS트랜지스터 N19~N24, FeRAM 레지스터(71) 및 전송 스위치(72)를 구비한다.
FeRAM 레지스터(71)는 전송 스위치(72)의 동작 여부를 결정하기 위한 로직 제어신호 RE_0를 출력한다. 전송 스위치(72)는 출력신호 Y의 출력단자 및 NMOS트랜지스터 N19,N20의 공통 드레인 단자 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE_0를 수신하는 NMOS트랜지스터 N18를 구비한다.
그리고, 인버터 IV5는 입력신호 X0를 반전한다. NMOS트랜지스터 N19는 게이트 단자를 통해 수신되는 입력신호 X0의 상태에 따라 로직 제어신호 RE_1 또는 로직 제어신호 RE_2를 전송 스위치(72)에 출력한다. NMOS트랜지스터 N20는 게이트 단자를 통해 수신되는 반전된 입력신호 X0의 상태에 따라 로직 제어신호 RE_3 또는 로직 제어신호 RE_4를 전송 스위치(72)에 출력한다.
또한, 인버터 IV6는 입력신호 X1를 반전한다. NMOS트랜지스터 N21는 게이트 단자를 통해 수신되는 입력신호 X1의 상태에 따라 로직 제어신호 RE_1를 NMOS트랜지스터 N19에 출력한다. NMOS트랜지스터 N22는 게이트 단자를 통해 수신되는 반전된 입력신호 X1의 상태에 따라 로직 제어신호 RE_2를 NMOS트랜지스터 N19에 출력한다. NMOS트랜지스터 N23는 게이트 단자를 통해 수신되는 입력신호 X1의 상태에 따라 로직 제어신호 RE_3를 NMOS트랜지스터 N20에 출력한다. NMOS트랜지스터 N24는 게이트 단자를 통해 수신되는 반전된 입력신호 X1의 상태에 따라 로직 제어신호 RE_4를 NMOS트랜지스터 N20에 출력한다.
이러한 구성을 갖는 본 발명의 로직 제어 동작을 정리하면 다음의 [표 1]과 같다.
[표 1]
로직 제어신호 RE_1 로직 제어신호 RE_2 로직 제어신호 RE_3 로직 제어신호 RE_4 입력신호 XO,X1의 연산
L L L H NOR
L H H L XOR
L H H H NAND
H L L L AND
H H H L OR
먼저, 로직 제어신호 RE_0가 하이 레벨일 경우, NMOS트랜지스터 N18가 턴온되어 로직 제어신호 RE_1,~RE_4의 상태에 의해 출력신호 Y의 값이 결정된다.
즉, 로직 제어신호 RE_1~RE_3가 로우 레벨이고, 로직 제어신호 RE_4가 하이 레벨일 경우, 출력신호 Y는 입력신호 X0,X1를 노아연산한 값이 된다. 그리고, 로직 제어신호 RE_1,RE_4가 모두 로우 레벨이고, 로직 제어신호 RE_2,RE_3일 경우, 출력신호 Y는 입력신호 X0,X1를 배타적 논리합으로 연산한 값이 된다.
또한, 로직 제어신호 RE_1가 로우 레벨이고, 로직 제어신호 RE_2~4가 모두 하이 레벨일 경우, 출력신호 Y는 입력신호 X0,X1를 낸드연산한 값이 된다. 로직 제어신호 RE_1가 하이 레벨이고, 로직 제어신호 RE_2~RE_4가 로우 레벨일 경우, 출력신호 Y는 입력신호 X0,X1을 앤드연산한 값이 된다. 로직 제어신호 RE_1~RE_3가 하이 레벨이고, 로직 제어신호 RE_4가 로우 레벨이면, 출력신호 Y는 입력신호 X0,X1를 오아연산한 값이 된다.
만약, 로직 제어신호 RE_0가 로우 레벨일 경우 NMOS트랜지스터 N18가 턴오프 상태를 유지하여, 로직 제어신호 RE_1~RE_4의 상태에 관계없이 출력신호 Y의 전압 레벨이 플로팅된다.
도 16은 불휘발성 강유전체 메모리를 이용하여 8-레지스터 입력 룩업 테이블(Look up table)의 로직을 제어하기 위한 본 발명의 실시예이다.
도 16의 실시예는, FeRAM 레지스터 어레이(80) 및 룩업 테이블(90)을 구비한다.
여기서, FeRAM 레지스터 어레이(80)는 복수개의 FeRAM 레지스터(81~88)를 구비하여 룩업 테이블(90)의 로직을 제어하기 위한 로직 제어신호 RE_1~RE_8를 각각 출력한다. 룩업 테이블(90)은 로직 제어신호 RE_1~RE_8에 따라 입력신호 X0,X1,X2를 연산하여 출력신호 Y의 상태를 제어한다.
그 상세 구성을 살펴보면, 룩업 테이블(90)은 인버터 IV7~IV9, NMOS트랜지스터 N26~N39, FeRAM 레지스터(91) 및 전송 스위치(92)를 구비한다.
FeRAM 레지스터(91)는 전송 스위치(92)의 동작 여부를 결정하기 위한 로직 제어신호 RE_0를 출력한다. 전송 스위치(92)는 출력신호 Y의 출력단자 및 NMOS트랜지스터 N26,N27의 공통 드레인 단자 사이에 연결되어 게이트 단자를 통해 로직 제어신호 RE_0를 수신하는 NMOS트랜지스터 N25를 구비한다.
그리고, 인버터 IV7는 입력신호 X0를 반전한다. NMOS트랜지스터 N26는 게이트 단자를 통해 수신되는 입력신호 X0의 상태에 따라 로직 제어신호 RE_1~RE_4 중 어느 하나를 전송 스위치(92)에 출력한다. NMOS트랜지스터 N27는 게이트 단자를 통해 수신되는 반전된 입력신호 X0의 상태에 따라 로직 제어신호 RE_5~RE_8 중 어느 하나를 전송 스위치(92)에 출력한다.
또한, 인버터 IV8는 입력신호 X1를 반전한다. NMOS트랜지스터 N28는 게이트 단자를 통해 수신되는 입력신호 X1의 상태에 따라 로직 제어신호 RE_1 또는 로직 제어신호 RE_2를 NMOS트랜지스터 N26에 출력한다. NMOS트랜지스터 N29는 게이트 단자를 통해 수신되는 반전된 입력신호 X1의 상태에 따라 로직 제어신호 RE_3 또는 로직 제어신호 RE_4를 NMOS트랜지스터 N26에 출력한다.
NMOS트랜지스터 N30는 게이트 단자를 통해 수신되는 입력신호 X1의 상태에 따라 로직 제어신호 RE_5 또는 로직 제어신호 RE_6를 NMOS트랜지스터 N27에 출력한다. NMOS트랜지스터 N31는 게이트 단자를 통해 수신되는 반전된 입력신호 X1의 상태에 따라 로직 제어신호 RE_7 또는 로직 제어신호 RE_8를 NMOS트랜지스터 N27에 출력한다.
또한, NMOS트랜지스터 N32는 게이트 단자를 통해 수신되는 입력신호 X2의 상태에 따라 로직 제어신호 RE_1를 NMOS트랜지스터 N28에 출력한다. NMOS트랜지스터 N33는 게이트 단자를 통해 수신되는 반전된 입력신호 X2의 상태에 따라 로직 제어신호 RE_2를 NMOS트랜지스터 N28에 출력한다. NMOS트랜지스터 N34는 게이트 단자를 통해 수신되는 입력신호 X2의 상태에 따라 로직 제어신호 RE_3를 NMOS트랜지스터 N29에 출력한다. NMOS트랜지스터 N35는 게이트 단자를 통해 수신되는 반전된 입력신호 X2의 상태에 따라 로직 제어신호 RE_4를 NMOS트랜지스터 N29에 출력한다.
또한, NMOS트랜지스터 N36는 게이트 단자를 통해 수신되는 입력신호 X2의 상태에 따라 로직 제어신호 RE_5를 NMOS트랜지스터 N30에 출력한다. NMOS트랜지스터 N37는 게이트 단자를 통해 수신되는 반전된 입력신호 X2의 상태에 따라 로직 제어신호 RE_6를 NMOS트랜지스터 N30에 출력한다. MOS트랜지스터 N38는 게이트 단자를 통해 수신되는 입력신호 X2의 상태에 따라 로직 제어신호 RE_7를 NMOS트랜지스터 N31에 출력한다. NMOS트랜지스터 N39는 게이트 단자를 통해 수신되는 반전된 입력신호 X2의 상태에 따라 로직 제어신호 RE_8를 NMOS트랜지스터 N31에 출력한다.
이러한 구성을 갖는 도 16의 실시예는, 로직 제어신호 RE_1~RE_8의 상태에 따라 입력신호 X0,X1,X2를 논리연산하여 출력신호 Y의 값을 결정한다.
만약, 로직 제어신호 RE_0가 로우 레벨일 경우 NMOS트랜지스터 N25가 턴오프 상태를 유지하여, 로직 제어신호 RE_1~RE_8의 상태에 관계없이 출력신호 Y의 전압 레벨이 플로팅된다.
도 17은 불휘발성 강유전체 메모리를 이용하여 D-래치의 로직을 제어하기 위한 본 발명의 실시예이다.
도 17의 실시예는, 래치 제어부(100) 및 래치부(110)를 구비한다.
래치 제어부(100)는 FeRAM 레지스터(101), 낸드게이트 ND2 및 인버터 IV10를 구비한다. 낸드게이트 ND2는 클럭신호 CLK 및 FeRAM 레지스터(101)의 출력신호를 낸드연산한다. 인버터 IV10는 낸드게이트 ND2의 출력신호를 반전한다.
래치부(110)는 인버터 IV11,IV12, 전송게이트 T1,T2, 낸드게이트 ND3 및 FeRAM 레지스터(111)를 구비한다. 인버터 IV11는 입력단자 d를 통해 입력되는 입력신호를 반전한다. 전송게이트 T1는 래치 제어부(100)로부터 인가되는 출력신호의 상태에 따라 인버터 IV11의 출력신호를 선택적으로 출력한다. 인버터 IV12는 전송게이트 T1의 출력신호를 반전하여 출력단자 q로 출력한다.
낸드게이트 ND3는 리셋 여부를 제어하기 위한 FeRAM 레지스터(111)의 출력신호와 인버터 IV12의 출력신호를 낸드연산한다. 전송게이트 T2는 래치 제어부(100)의 출력신호의 상태에 따라 낸드게이트 ND3의 출력신호를 선택적으로 출력한다.
이러한 구성을 갖는 본 발명은, FeRAM 레지스터(101)의 출력신호에 따라 클럭신호 CLK의 입력여부를 결정한다. 즉, FeRAM 레지스터(101)의 출력신호가 하이 레벨일 경우 클럭신호 CLK가 래치부(110)에 출력된다. 반면에, FeRAM 레지스터(101)의 출력신호가 로우 레벨일 경우 클럭신호 CLK가 래치부(110)에 출력되지 않는다.
또한, FeRAM 레지스터(111)는 래치부(110)의 리셋 여부를 결정한다. 즉, FeRAM 레지스터(111)의 출력신호가 하이 레벨일 경우 정상적인 래치 동작을 수행하고, FeRAM 레지스터(111)의 출력신호가 로우 레벨일 경우 래치부(110)의 출력이 리셋된다.
도 18은 불휘발성 강유전체 메모리를 이용하여 D-래치의 로직을 제어하기 위한 본 발명의 다른 실시예이다.
도 18의 실시예는, 래치 제어부(120) 및 래치부(130)를 구비한다.
래치 제어부(120)는 FeRAM 레지스터(121), 낸드게이트 ND4 및 인버터 IV13를 구비한다. 낸드게이트 ND4는 클럭신호 CLK 및 FeRAM 레지스터(121)의 출력신호를 낸드연산한다. 인버터 IV13는 낸드게이트 ND4의 출력신호를 반전한다.
래치부(130)는 인버터 IV14,IV15, 전송게이트 T3,T4 및 FeRAM 레지스터(131)를 구비한다. 전송게이트 T3는 래치 제어부(120)로부터 인가되는 출력신호의 상태에 따라 인버터 IV14의 출력신호를 선택적으로 출력한다. 인버터 IV15는 전송게이트 T3의 출력신호를 반전하여 출력단자 q로 출력한다.
전송게이트 T3의 출력신호는 FeRAM 레지스터(131)의 입력단자 /D로 입력된다. 그리고, 인버터 IV15의 출력신호는 FeRAM 레지스터(131)의 입력단자 D로 입력된다. 전송게이트 T4는 래치 제어부(120)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다.
이러한 구성을 갖는 본 발명은, FeRAM 레지스터(121)의 출력신호에 따라 클럭신호 CLK의 입력여부를 결정한다. 즉, FeRAM 레지스터(121)의 출력신호가 하이 레벨일 경우 클럭신호 CLK가 래치부(130)에 출력된다. 반면에, FeRAM 레지스터(121)의 출력신호가 로우 레벨일 경우 클럭신호 CLK가 래치부(130)에 출력되지 않는다.
또한, FeRAM 레지스터(131)는 래치부(130)에 입력된 데이타를 저장한다. 따라서, 전원의 차단 이후에 다시 전원이 공급될 경우 FeRAM 레지스터(131)에 저장된 데이타를 복구하여 사용할 수 있다.
도 19는 불휘발성 강유전체 메모리를 이용하여 D-래치의 로직을 제어하기 위한 본 발명의 또 다른 실시예이다.
도 19의 실시예는, 래치 제어부(140), 연산부(150) 및 래치부(160)를 구비한다.
여기서, 래치 제어부(140)는 FeRAM 레지스터(141), 낸드게이트 ND5 및 인버터 IV16를 구비한다. 낸드게이트 ND5는 클럭신호 CLK 및 FeRAM 레지스터(141)의 출력신호를 낸드연산한다. 인버터 IV16는 낸드게이트 ND5의 출력신호를 반전한다.
연산부(150)는 입력신호 X0,X1을 앤드연산하는 앤드게이트 AND5를 구비한다.
래치부(160)는 전송게이트 T5,T6, 인버터 IV17 및 FeRAM 레지스터(161)를 구비한다. 전송게이트 T5는 래치 제어부(140)로부터 인가되는 출력신호의 상태에 따라 앤드게이트 AND5의 출력신호를 선택적으로 출력한다. 인버터 IV17는 전송게이트 T5의 출력신호를 반전하여 출력단자 q로 출력한다.
전송게이트 T5의 출력신호는 FeRAM 레지스터(161)의 입력단자 /D로 입력된다. 그리고, 인버터 IV17의 출력신호는 FeRAM 레지스터(161)의 입력단자 D로 입력된다. 전송게이트 T6는 래치 제어부(140)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다.
이러한 구성을 갖는 본 발명은, FeRAM 레지스터(141)의 출력신호에 따라 클럭신호 CLK의 입력여부를 결정한다. 즉, FeRAM 레지스터(141)의 출력신호가 하이 레벨일 경우 클럭신호 CLK가 래치부(160)에 출력된다. 반면에, FeRAM 레지스터(141)의 출력신호가 로우 레벨일 경우 클럭신호 CLK가 래치부(160)에 출력되지 않는다.
또한, FeRAM 레지스터(161)는 래치부(160)에 입력된 데이타를 저장한다. 따라서, 전원의 차단 이후에 다시 전원이 공급될 경우 FeRAM 레지스터(161)에 저장된 데이타를 복구하여 사용할 수 있다.
도 20은 불휘발성 강유전체 메모리를 이용하여 플립플롭의 로직을 제어하기 위한 본 발명의 실시예이다.
도 20의 실시예는, 로직 제어부(170) 및 플립플롭부(180)를 구비한다.
여기서, 로직 제어부(170)는 FeRAM 레지스터(171), 낸드게이트 ND6 및 인버터 IV18를 구비한다. 낸드게이트 ND6는 클럭신호 CLK 및 FeRAM 레지스터(171)의 출력신호를 낸드연산한다. 인버터 IV18는 낸드게이트 ND5의 출력신호를 반전한다.
플립플롭부(180)는 인버터 IV19~IV22, 전송게이트 T7~T10 및 FeRAM 레지스터(181,182)를 구비한다. 전송게이트 T7는 로직 제어부(170)로부터 인가되는 출력신호의 상태에 따라 인버터 IV19의 출력신호를 선택적으로 출력한다.
전송게이트 T7의 출력신호는 FeRAM 레지스터(181)의 입력단자 /D로 입력된다. 그리고, 인버터 IV20의 출력신호는 FeRAM 레지스터(181)의 입력단자 D로 입력된다. 전송게이트 T8는 로직 제어부(170)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다.
또한, 전송게이트 T9는 로직 제어부(170)로부터 인가되는 출력신호의 상태에 따라 인버터 IV20의 출력신호를 선택적으로 출력한다. 전송게이트 T9의 출력신호는 FeRAM 레지스터(182)의 입력단자 /D로 입력된다. 그리고, 인버터 IV21의 출력신호는 FeRAM 레지스터(182)의 입력단자 D로 입력된다. 전송게이트 T10는 로직 제어부(170)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다. 인버터 IV22는 인버터 IV21의 출력신호를 반전하여 출력단자 q로 출력한다.
이러한 구성을 갖는 본 발명은, FeRAM 레지스터(171)의 출력신호에 따라 클럭신호 CLK의 입력여부를 결정한다. 즉, FeRAM 레지스터(171)의 출력신호가 하이 레벨일 경우 클럭신호 CLK가 플립플롭부(180)에 출력된다. 반면에, FeRAM 레지스터(171)의 출력신호가 로우 레벨일 경우 클럭신호 CLK가 플립플롭부(180)에 출력되지 않는다.
또한, FeRAM 레지스터(181,182)는 플립플롭부(180)에 입력된 데이타를 각각 저장한다. 따라서, 전원의 차단 이후에 다시 전원이 공급될 경우 FeRAM 레지스터(181,182)에 저장된 데이타를 복구하여 사용할 수 있다.
도 21은 불휘발성 강유전체 메모리를 이용하여 플립플롭의 로직을 제어하기 위한 본 발명의 다른 실시예이다.
도 21의 실시예는, 로직 제어부(190), 연산부(200) 및 플립플롭부(210)를 구비한다.
여기서, 로직 제어부(190)는 FeRAM 레지스터(191), 낸드게이트 ND7 및 인버터 IV23를 구비한다. 낸드게이트 ND7는 클럭신호 CLK 및 FeRAM 레지스터(191)의 출력신호를 낸드연산한다. 인버터 IV23는 낸드게이트 ND7의 출력신호를 반전한다.
연산부(200)는 입력신호 X0,X1을 앤드연산하는 앤드게이트 AND6을 구비한다.
플립플롭부(210)는 인버터 IV24~IV26, 전송게이트 T11~T14 및 FeRAM 레지스터(211,212)를 구비한다. 전송게이트 T11는 로직 제어부(190)로부터 인가되는 출력신호의 상태에 따라 앤드게이트 AND6의 출력신호를 선택적으로 출력한다. 전송게이트 T11의 출력신호는 FeRAM 레지스터(211)의 입력단자 /D로 입력된다. 그리고, 인버터 IV24의 출력신호는 FeRAM 레지스터(211)의 입력단자 D로 입력된다. 전송게이트 T12는 로직 제어부(190)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다.
또한, 전송게이트 T13는 로직 제어부(190)로부터 인가되는 출력신호의 상태에 따라 인버터 IV24의 출력신호를 선택적으로 출력한다. 전송게이트 T13의 출력신호는 FeRAM 레지스터(212)의 입력단자 /D로 입력된다. 그리고, 인버터 IV25의 출력신호는 FeRAM 레지스터(212)의 입력단자 D로 입력된다. 전송게이트 T14는 로직 제어부(190)의 출력신호의 상태에 따라 로직 제어신호 REB를 선택적으로 출력한다. 인버터 IV26는 인버터 IV25의 출력신호를 반전하여 출력단자 q로 출력한다.
이러한 구성을 갖는 본 발명은, 연산부(200)의 출력신호가 플립플롭부(210)에 입력된다. 그 이외의 동작 과정은 도 20의 실시예와 동일하므로 상세한 설명을 생략하기로 한다.
도 22는 불휘발성 강유전체 메모리를 이용하여 플립플롭의 리셋 로직을 제어하기 위한 본 발명의 또 다른 실시예이다.
도 22의 실시예는, 로직 제어부(220) 및 플립플롭부(230)를 구비한다.
여기서, 로직 제어부(220)는 FeRAM 레지스터(221), 낸드게이트 ND8 및 인버터 IV27를 구비한다. 낸드게이트 ND8는 클럭신호 CLK 및 FeRAM 레지스터(221)의 출력신호를 낸드연산한다. 인버터 IV27는 낸드게이트 ND8의 출력신호를 반전한다.
플립플롭부(230)는 인버터 IV28~IV31, 전송게이트 T15~T18, 낸드게이트 ND9,ND10 및 FeRAM 레지스터(231)를 구비한다. 전송게이트 T15는 로직 제어부(220)로부터 인가되는 출력신호의 상태에 따라 인버터 IV28의 출력신호를 선택적으로 출력한다. 낸드게이트 ND9는 인버터 IV29의 출력신호와 FeRAM 레지스터(231)의 출력신호를 낸드연산한다. 전송게이트 T16는 로직 제어부(220)의 출력신호의 상태에 따라 낸드게이트 ND9의 출력신호를 선택적으로 출력한다.
또한, 전송게이트 T17는 로직 제어부(220)로부터 인가되는 출력신호의 상태에 따라 인버터 IV29의 출력신호를 선택적으로 출력한다. 낸드게이트 ND10는 전송게이트 T7의 출력신호와 FeRAM 레지스터(231)의 출력신호를 낸드연산한다. 전송게이트 T18는 로직 제어부(220)의 출력신호의 상태에 따라 인버터 IV30의 출력신호를 선택적으로 출력한다.
이러한 구성을 갖는 본 발명은, FeRAM 레지스터(231)가 플립플롭부(230)의 리셋 여부를 결정한다. 즉, FeRAM 레지스터(231)의 출력신호가 하이 레벨이면, 정상적인 플립플롭 동작이 가능하도록 하고, FeRAM 레지스터(231)의 출력신호가 로우 레벨이면 플립플롭부(230)를 리셋시키도록 한다.
한편, 도 23은 도 1 내지 도 22의 실시예들로써 제시된 연산회로에 공통으로 적용되는 FeRAM 레지스터에 관한 상세 구성도이다.
FeRAM 레지스터는 프로그램 명령 처리부(240)와, 프로그램 레지스터 제어부(250)와, 리셋 회로부(260) 및 프로그램 레지스터 어레이(270)를 구비한다.
여기서, 프로그램 명령 처리부(240)는 라이트 인에이블 신호 WEB와, 칩 인에이블 신호 CEB와, 출력 인에이블 신호 OEB 및 리셋신호 RESET에 따라 프로그램 명령을 코딩하여 명령신호 CMD를 출력한다. 프로그램 레지스터 제어부(250)는 명령신호 CMD, 파워 업 검출신호 PUP 및 입력 데이타 DQ_n를 논리조합하여 라이트 제어신호 ENW 및 셀 플레이트 신호 CPL를 출력한다.
리셋 회로부(260)는 파워 업시 리셋 신호 RESET를 프로그램 레지스터 제어부(250)에 출력한다. 프로그램 레지스터 어레이(270)는 풀업 인에이블 신호 ENP, 풀다운 인에이블 신호 ENN, 라이트 제어 신호 ENW 및 셀 플레이트 신호 CPL에 따라 외부로부터 입력되는 데이타 D-m,/D_m를 프로그램하여 제어신호 RE_m,REB_m를 출력한다.
이러한 구성을 갖는 본 발명은, 프로그램 명령 처리부(240)에서 명령 신호 CMD가 발생하면, 프로그램 레지스터 제어부(250)는 프로그램 레지스터 어레이(270)의 프로그램의 컨피결(Configure) 데이타를 바꾸거나 설정하게 된다.
한편, 리셋 회로부(260)는 파워 업시에 리셋 신호 RESET를 발생하여 프로그램 레지스터 제어부(250)를 활성화시킨다. 이때, 프로그램 레지스터 제어부(250)에서 출력된 제어신호들은 프로그램 레지스터 어레이(270)의 불휘발성 데이타를 초기화 설정하기 위한 레지스터 동작 신호들이다.
도 24는 도 23의 프로그램 명령 처리부(240)에 관한 상세 회로도이다.
프로그램 명령 처리부(240)는 명령 제어부(241) 및 다중 명령 발생부(245)를 구비한다.
먼저, 명령 제어부(241)는 논리부(242), 플립플롭부(243) 및 오버 토글(Over toggle) 감지부(244)를 구비한다.
여기서, 논리부(242)는 노아게이트 NOR2, 앤드게이트 AND7,AND8 및 인버터 IV32를 구비한다. 노아게이트 NOR2는 라이트 인에이블 신호 WEB 및 칩 인에이블 신호 CEB를 노아연산한다. 앤드게이트 AND7는 노아게이트 NOR2의 출력신호와 출력 인에이블 신호 OEB를 앤드연산한다. 앤드게이트 AND8는 노아게이트 NOR2의 출력신호, 인버터 IV32에 의해 반전된 리셋신호 RESET 및 오버 토글 감지부(244)의 출력신호를 앤드연산한다.
그리고, 플립플롭부(243)는 복수개의 플립플롭 FF을 구비한다. 복수개의 플립플롭 FF은 노아게이트 NOR2의 출력신호가 입력되는 데이타 입력단자 d와 출력단자 q가 서로 직렬로 연결되어 노드 (A)를 통해 명령 신호 CMD를 출력한다. 또한, 플립플롭 FF은 입력단자 cp를 통해 앤드게이트 AND7로부터의 활성화 동기 신호가 입력되고, 리셋단자 R을 통해 앤드게이트 AND8로부터의 리셋신호가 입력된다.
여기서, 플립플롭 FF의 입력단자 cp에는 칩 인에이블 신호 CEB 및 라이트 인에이블 신호 WEB가 로우인 상태에서 출력 인에이블 신호 OEB가 입력된다. 그리고, 플립플롭 FF의 리셋단자 R는 칩 인에이블 신호 CEB 및 라이트 인에이블 신호 WEB 중 어느 하나가 하이 레벨이 되면 로우 신호가 입력되어 리셋된다. 또한, 파워 업시에 리셋 신호 RESET가 하이인 구간에서 플립플롭 FF이 리셋된다.
오버 토글 감지부(244)는 노드 (A)의 출력신호와 출력 인에이블 신호 OEB를 낸드연산하는 낸드게이트 ND11를 구비한다. 오버 토글 감지부(244)는 출력 인에이블 신호 OEB가 n번의 토글 횟수를 초과하여 오버 토글이 발생할 경우 플립플롭부(243)를 리셋시킨다. 따라서, 각각의 프로그램 명령 처리부(240)의 토글 횟수는 서로 다른 값이 되도록 설정한다.
또한, 다중 명령 발생부(245)는 논리부(246) 및 플립플롭부(247)를 구비한다.
여기서, 논리부(246)는 노아게이트 NOR3, 앤드게이트 AND9,AND10 및 인버터 IV33를 구비한다. 노아게이트 NOR3는 라이트 인에이블 신호 WEB 및 칩 인에이블 신호 CEB를 노아연산한다. 앤드게이트 AND9는 노아게이트 NOR3의 출력신호와 출력 인에이블 신호 OEB를 앤드연산한다. 앤드게이트 AND10는 노아게이트 NOR3의 출력신호 및 인버터 IV33에 의해 반전된 리셋신호 RESET를 앤드연산한다.
그리고, 플립플롭부(247)는 복수개의 플립플롭 FF을 구비한다. 플립플롭 FF(n+1)은 명령 제어부(241)의 플립플롭 FF(2)으로부터 인가되는 출력신호가 입력단자 d로 입력된다. 복수개의 플립플롭 FF의 입력단자 d와 출력단자 q는 서로 직렬로 연결되어, 플립플롭 FF(n+1)으로부터 출력된 하이 펄스가 다음 단의 플립플롭으로 순차적으로 이동한다. 따라서, 플립플롭 FF은 각각의 연결 노드를 통해 복수개의 명령 신호인 제 1_CMD, 제 2_CMD, 제 m_CMD를 순차적으로 출력한다.
또한, 플립플롭 FF은 입력단자 cp를 통해 앤드게이트 AND9로부터의 활성화 동기 신호가 입력되고, 리셋단자 R을 통해 앤드게이트 AND10로부터의 리셋신호가 입력된다.
여기서, 플립플롭 FF의 입력단자 cp에는 칩 인에이블 신호 CEB 및 라이트 인에이블 신호 WEB가 로우인 상태에서 출력 인에이블 신호 OEB가 입력된다. 그리고, 플립플롭 FF의 리셋단자 R는 칩 인에이블 신호 CEB 또는 라이트 인에이블 신호 WEB 중 어느 하나가 하이 레벨이 되면 로우 신호가 입력되어 리셋된다. 또한, 파워 업시에 리셋 신호 RESET가 하이인 구간에서 플립플롭 FF이 리셋된다.
도 25는 도 24의 플립플롭 FF에 관한 상세 회로도이다.
플립플롭 FF은 전송게이트 T19~T22, 낸드게이트 ND12,ND13 및 인버터 IV35~IV39를 구비한다. 여기서, 인버터 IV34는 입력단자 cp의 출력신호를 반전하고, 인버터 IV35는 인버터 IV34의 출력신호를 반전한다.
전송게이트 T19는 노드 E,F의 출력 상태에 따라, 인버터 IV36에 의해 반전된 입력단자의 d의 출력신호를 선택적으로 출력한다. 낸드게이트 ND12는 인버터 IV37의 출력신호와 리셋단자 R의 출력신호를 낸드연산한다. 전송게이트 T20는 노드 E,F의 출력 상태에 따라 낸드게이트 ND12의 출력신호를 선택적으로 출력한다.
전송게이트 T21는 노드 E,F의 출력 상태에 따라 인버터 IV37의 출력신호를 선택적으로 출력한다. 낸드게이트 ND13는 전송게이트 T21의 출력신호와 리셋단자 R의 출력신호를 낸드연산한다.
전송게이트 T22는 노드 E,F의 출력 상태에 따라 인버터 IV38의 출력신호를 선택적으로 출력한다. 인버터 IV39는 낸드게이트 ND13의 출력신호를 반전하여 출력단자 q에 출력한다.
따라서, 입력단자 d로부터 입력되는 데이타는 입력단자 cp를 통해 입력되는 제어신호가 한번 토글될때마다 오른쪽으로 이동하게 된다. 이때, 리셋단자 R에 로우 신호가 입력될 경우 출력단자 q에는 로우 신호가 출력되어 플립플롭 FF이 리셋 상태가 된다.
도 26은 프로그램 명령 처리부(240)의 동작 과정을 설명하기 위한 타이밍도이다.
먼저, 명령 처리 구간에서는 칩인에이블 신호 CEB, 라이트 인에이블 신호 WEB가 로우 상태를 유지한다. 그리고, 출력 인에이블 신호 OEB가 n번 토글할 동안에는 명령 신호 CMD가 디스에이블 상태를 유지한다.
이후에, 프로그래머블 활성화 구간에 진입하여 출력 인에이블 신호 OEB가 n번 토글하게 되면 플립플롭 FF(n+1)으로부터 출력되는 명령신호 제 1_CMD가 하이로 인에이블 된다.
이후에, n번째 토글 이후에 오버 토글 감지부(244)가 오버 토글을 감지하게 되면 노드 (A)의 출력신호가 디스에이블 된다. 이때, 플립플롭 FF(n-1)의 출력신호가 플립플롭 FF(n+1)에 입력되므로, 다중 명령 발생부(245)는 오버 토글 감지부(244)의 영향을 받지 않는다.
다음에, n+1번째 토글이 발생하면 명령신호 제 1_CMD가 디스에이블 되고, 플립플롭 FF(n+2)으로부터 출력되는 명령신호 제 2_CMD가 하이로 인에이블 된다.
여기서, 출력 인에이블 신호 OEB의 토글 갯수를 조정할 경우에는 직렬 연결된 플립플롭 FF의 갯수를 조정하게 된다.
도 27은 도 23의 프로그램 레지스터 제어부(250)에 관한 상세 회로도이다.
프로그램 레지스터 제어부(250)는 n번째 명령신호 n_CMD와 입력 데이타 DQ_n를 앤드연산하는 앤드게이트 AND11를 구비한다. 인버터 IV40~IV42는 앤드게이트 AND11의 출력신호를 반전 지연한다.
노아게이트 NOR4는 앤드게이트 AND11의 출력신호와 지연부(251)의 출력신호를 노아연산한다. 인버터 IV43,IV44는 노아게이트 NOR4의 출력신호를 지연하여 라이트 제어 신호 ENW를 출력한다.
노아게이트 NOR5는 노아게이트 NOR4의 출력신호와 파워 업 검출신호 PUP를 노아연산한다. 인버터 IV45~IV47는 노아게이트 NOR5의 출력신호를 반전 지연하여 셀 플레이트 신호 CPL를 출력한다.
여기서, 파워 업 검출신호 PUP는 초기의 리셋시 레지스터에 저장된 데이타를 리드한 이후에 다시 레지스터를 셋트하기 위한 제어신호이다.
n번째 명령신호 n_CMD가 하이로 활성화 된 이후 입력패드를 이용하여 입력 데이타 DQ_n를 토글시키면, 지연부(251)의 지연 시간만큼의 펄스폭을 갖는 라이트 제어 신호 ENW 및 셀 플레이트 신호 CPL가 발생한다.
도 28은 도 23의 프로그램 레지스터 어레이(270)에 관한 상세 회로도이다.
프로그램 레지스터 어레이(270)는 풀업 스위치 P13, 풀업 구동부(271), 라이트 인에이블 제어부(272), 강유전체 캐패시터부(273), 풀다운 구동부(274) 및 풀다운 스위치 N44를 구비한다.
여기서, 풀업 스위치 P13는 전원전압단과 풀업 구동부(271) 사이에 연결되어 게이트 단자를 통해 풀업 인에이블 신호 ENP를 수신한다. 풀업 구동부(271)는 풀업 스위치 P13와 라이트 인에이블 제어부(272) 사이에 위치하며, 노드 CN1,CN2 사이에 래치 구조로 연결된 PMOS트랜지스터 P14,P15를 구비한다.
라이트 인에이블 제어부(272)는 한쌍의 데이타 /D_m,D_m 입력단자와 노드 CN1,CN2사이에 각각 연결되어 공통 게이트 단자를 통해 라이트 제어 신호 ENW를 수신하는 NMOS트랜지스터 N40,N41를 구비한다.
강유전체 캐패시터부(273)는 강유전체 캐패시터 FC1~FC4를 구비한다. 강유전체 캐패시터 FC1는 일단이 노드 CN1과 연결되고 다른 일단을 통해 셀 플레이트 신호 CPL가 인가된다. 강유전체 캐패시터 FC2는 일단이 노드 CN2와 연결되고 다른 일단을 통해 셀 플레이트 신호 CPL가 인가된다.
그리고, 강유전체 캐패시터 FC3은 노드 CN1과 접지전압단 사이에 연결되고, 강유전체 캐패시터 FC4는 노드 CN2와 접지전압단 사이에 연결되다. 여기서, 강유전체 캐패시터 FC3,FC4는 노드 CN1,CN2 양단의 로딩 레벨 제어에 따라 선택적으로 추가되어 사용될 수도 있다.
또한, 풀다운 구동부(274)는 강유전체 캐패시터부(273)와 풀다운 스위치 N44사이에 위치하며, 노드 CN1,CN2 사이에 래치 구조로 연결된 NMOS트랜지스터 N42,N43를 구비한다. 풀다운 스위치 N44는 풀다운 구동부(274)와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자를 통해 풀다운 인에이블 신호 ENN를 수신한다. 또한, 프로그램 레지스터 어레이(270)는 출력단을 통해 로직 제어신호 REB_m, RE_m를 각각 출력한다.
한편, 도 29는 본 발명의 파워업 모드시 동작 타이밍도이다.
먼저, 파워 업 이후 T1구간에서 전원이 안정된 전원전압 VCC 레벨에 도달하면 리셋신호 RESET가 디스에이블 되고, 파워 업 검출신호 PUP가 인에이블된다.
이후에, 파워 업 검출신호 PUP의 인에이블에 따라 셀 플레이트 신호 CPL가 하이로 천이한다. 이때, 프로그램 레지스터 어레이(270)의 강유전체 캐패시터 FC1,FC2에 저장된 전하가 강유전체 캐패시터 FC3,FC4의 캐패시턴스 로드에 의해 셀 양단 노드 즉, CN1과 CN2에 전압차를 발생시킨다.
셀 양단 노드에 충분히 전압차가 발생하는 T2구간에 진입하면 풀다운 인에이블 신호 ENN가 하이로 인에이블되고, 풀업 인에이블 신호 ENP로 로우로 디스에이블되어 양단 노드 CN1,CN2의 데이타를 증폭하게 된다.
이후에, T3구간에 진입하여 셀 양단 노드 CN1,CN2의 데이타 증폭이 완료되면, 파워 업 검출신호 PUP 및 셀 플레이트 신호 CPL를 다시 로우로 천이시킨다. 따라서, 파괴되었던 강유전체 캐패시터 FC1 또는 강유전체 캐패시터 FC2의 하이 데이타를 다시 복구하게 된다. 이때, 라이트 제어 신호 ENW는 로우 상태를 유지하여 외부 데이타가 다시 라이트 되는 것을 방지한다.
도 30은 본 발명의 프로그램 동작시 n번째 명령신호 n_CMD가 하이로 활성화된 이후에 프로그램 레지스터에 새로운 데이타를 셋트하기 위한 동작 타이밍도를 나타낸다.
먼저, n번째 명령신호 n_CMD가 하이로 인에이블된 후 일정시간이 지나면, 새로운 데이타 D_m,/D_m가 입력된다. 그리고, 데이타 입/출력 패드로부터 인가되는 입력 데이타 DQ_n가 하이에서 로우로 디스에이블되면 프로그램 사이클이 시작되어 레지스터에 새로운 데이타를 라이트 하기 위한 라이트 제어 신호 ENW 및 셀 플레이트 신호 CPL가 하이로 천이한다. 이때, 풀다운 인에이블 신호 ENN는 하이 상태를 유지하고, 풀업 인에이블 신호 ENP는 로우 상태를 유지한다.
따라서, 프로그램 레지스터 제어부(250)에 n번째 명령 신호 n_CMD가 하이로 입력될 경우 프로그램 명령 처리부(240)로부터의 신호유입이 차단되어, 더이상 제어 명령이 입력되지 않는 상태에서 프로그램 동작을 수행할 수 있게 된다.
이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.
첫째, 시스템의 대기 중에 전원 공급을 차단할 수 있게 되어 소비전력을 줄일 수 있다.
둘째, 회로의 구조 변경과 파라미터의 변경을 위해 프로그램 명령에 의한 비휘발성 레지스터를 이용하기 때문에, 한개의 마스크 세트(Mask set)로 다품종 소량의 칩을 저가의 비용으로 생산할 수 있다.
셋째, 불휘발성 강유전체 메모리를 FPGA(Field Programmable Gate Array)에 적용하여, 내장 데이타의 유출을 방지하고, 칩의 면적을 감소시킬 수 있도록 한다.
넷째, 불휘발성 강유전체를 이용하여 비휘발성 기억 기능이나 연산 기능을 수행함으로써 별도의 외부 기억장치가 불필요하게 된다.
도 1 내지 도 22는 본 발명에 따른 불휘발성 프로그래머블 로직 회로의 실시예들.
도 23은 도 1 내지 도 22의 FeRAM 레지스터에 관한 구성도.
도 24는 도 23의 프로그램 명령 처리부의 상세 구성도.
도 25는 도 24의 플립플롭에 관한 상세 회로도.
도 26은 도 23의 프로그램 명령 처리부에 관한 동작 타이밍도.
도 27은 도 23의 프로그램 레지스터 제어부에 관한 상세 회로도.
도 28은 도 23의 프로그램 레지스터 어레이에 관한 상세 회로도.
도 29는 본 발명의 파워 업 모드시 동작 타이밍도.
도 30은 본 발명의 프로그램시 동작 타이밍도.

Claims (51)

  1. 불휘발성 강유전체 캐패시터를 구비하고, 상기 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 매치라인의 전압 레벨을 변경시켜 데이타 로직을 변경하기 위한 로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및
    상기 매치라인과 접지전압단 사이에 각각 병렬 연결되고, 상기 로직 제어신호 및 서치 버스로부터 인가되는 라인 제어신호에 따라 선택적으로 스위칭되어, 상기 로직 제어신호와 상기 라인 제어신호의 위상이 동일한 경우 상기 매치라인의 전압레벨을 변경시키는 한쌍의 스위칭부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  2. 제 1항에 있어서, 상기 한쌍의 스위칭부는
    상기 매치라인과 접지전압단 사이에 연결되어, 제 1라인 제어신호 및 제 1로직 제어신호의 전압 레벨이 동일한 경우 상기 매치라인에 접지전압을 공급하는 제 1스위칭부; 및
    상기 매치라인과 상기 접지전압단 사이에 연결되어, 상기 제 1라인 제어신호와 반대 위상을 갖는 제 2라인 제어신호 및 상기 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호의 전압 레벨이 동일한 경우 상기 매치라인에 상기 접지전압을 공급하는 제 2스위칭부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  3. 제 1항에 있어서, 상기 한쌍의 스위칭부는
    상기 매치라인과 전원전압단 사이에 연결되어, 제 1라인 제어신호 및 제 1로직 제어신호의 전압 레벨이 동일한 경우 상기 매치라인에 전원전압을 공급하는 제 1스위칭부; 및
    상기 매치라인과 상기 전원전압단 사이에 연결되어, 상기 제 1라인 제어신호와 반대 위상을 갖는 제 2라인 제어신호 및 상기 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호의 전압 레벨이 동일한 경우 상기 매치라인에 상기 전원전압을 공급하는 제 2스위칭부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  4. 제 1항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  5. 매치라인에 각각 병렬 연결되고, 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 발생되는 제 1로직 제어신호 및 서치 버스로부터 인가되는 라인 제어신호에 따라 선택적으로 스위칭하여 상기 제 1로직 제어신호와 상기 라인 제어신호의 위상이 동일한 경우 상기 매치라인의 전압레벨을 변경시키는 복수개의 캠;
    제 2불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하기 위한 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및
    상기 제 2로직 제어신호에 따라 선택적으로 스위칭하여 상기 매치라인의 전압 레벨을 특정 레벨로 풀업/풀다운시키는 스위칭부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  6. 제 5항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 제 2불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 제 2로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  7. 입력신호의 상태에 따라 전원전압 또는 접지전압 중 어느 하나의 전압을 선택적으로 출력하는 인버터부;
    불휘발성 강유전체 캐패시터에서 프로그램된 코드에 따라 입력신호의 로직을 변경하기 위해 제 1로직 제어신호 및 상기 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및
    상기 제 1로직 제어신호와 상기 제 2로직 제어신호의 상태에 따라 선택적으로 스위칭하여 상기 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 제어부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  8. 제 7항에 있어서, 상기 인버터부는
    전원전압단과 상기 출력 제어부 사이에 연결되어 게이트 단자를 통해 상기 입력신호를 수신하는 PMOS트랜지스터; 및
    접지전압단과 상기 출력 제어부 사이에 연결되어 게이트 단자를 통해 상기 입력신호를 수신하는 NMOS트랜지스터를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  9. 제 8항에 있어서, 상기 출력 제어부는 상기 PMOS트랜지스터 및 상기 NMOS트랜지스터 사이에 연결되어, 상기 제 1로직 제어신호의 인에이블시 상기 입력신호를 반전하여 출력하고, 상기 제 2로직 제어신호의 인에이블시 상기 입력신호와 무관하게 출력신호의 전압 레벨을 플로팅시키는 출력 구동부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  10. 제 8항에 있어서, 상기 출력 제어부는
    상기 제 1로직 제어신호, 상기 제 2로직 제어신호 및 입력되는 클럭신호를 논리연산하여 출력하는 논리 연산부; 및
    상기 PMOS트랜지스터 및 상기 NMOS트랜지스터 사이에 연결되고, 상기 논리 연산부의 출력에 따라 선택적으로 스위칭하여 상기 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 구동부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  11. 제 10항에 있어서, 상기 논리 연산부는
    상기 제 1로직 제어신호와 상기 클럭신호를 낸드연산하는 낸드게이트; 및
    상기 제 2로직 제어신호와 반전된 상기 클럭신호를 노아연산하는 노아게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  12. 제 9항 또는 제 10항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 제 1 및 제 2로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  13. 불휘발성 강유전체 캐패시터에서 프로그램된 코드에 따라 입력신호의 로직을 변경하기 위한 제 1로직 제어신호 및 상기 제 1로직 제어신호와 반대 위상을 갖는 제 2로직 제어신호를 발생하는 불휘발성 강유전체 레지스터;
    상기 제 1로직 제어신호, 상기 제 2로직 제어신호 및 상기 입력신호의 상태에 따라 출력 구동신호를 선택적으로 출력하는 입력 제어부; 및
    상기 출력 구동신호의 상태에 따라 선택적으로 스위칭하여 상기 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 구동부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  14. 제 13항에 있어서, 상기 입력 제어부는 상기 제 1로직 제어신호, 상기 제 2로직 제어신호 및 상기 입력신호를 논리연산하여 상기 출력 구동신호를 출력하는 논리 연산부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  15. 제 14항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 제 1로직 제어신호 및 상기 제 2로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  16. 제 14항에 있어서, 상기 논리연산부는
    상기 제 1로직 제어신호와 상기 입력신호를 앤드연산하는 앤드게이트; 및
    상기 제 2로직 제어신호와 상기 입력신호를 오아연산하는 오아게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  17. 제 14항에 있어서, 상기 출력 구동부는
    전원전압단과 접지전압단 사이에 직렬 연결되어, 상기 제 1로직 제어신호의 인에이블시 상기 입력신호를 반전하여 출력하고, 상기 제 2로직 제어신호의 인에이블시 상기 입력신호와 무관하게 출력신호의 전압 레벨을 플로팅시키는 제 1 및 제 2스위칭 수단을 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  18. 입력신호를 불휘발성 강유전체 캐패시터에 저장하고, 상기 불휘발성 강유전체 캐패시터에서 프로그램된 코드에 따라 상기 입력신호의 반전을 제어하기 위한 상기 로직 제어신호를 출력하는 불휘발성 강유전체 레지스터;
    상기 불휘발성 강유전체 캐패시터로부터 출력되는 로직 제어신호와 입력되는 클럭신호의 상태에 따라 출력 구동신호를 선택적으로 출력하는 입력 제어부; 및
    상기 출력 구동신호의 상태에 따라 선택적으로 스위칭하여 상기 입력신호의 전압레벨을 반전하거나 플로팅시키는 출력 구동부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  19. 제 18항에 있어서, 상기 입력 제어부는 상기 클럭신호와 상기 로직 제어신호를 논리연산하여 상기 출력 구동신호를 출력하는 논리 연산부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  20. 제 19항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  21. 제 19항에 있어서, 상기 논리 연산부는
    상기 클럭신호와 상기 로직 제어신호를 앤드연산하는 앤드게이트; 및
    반전된 상기 클럭신호와 상기 로직 제어신호를 오아연산하는 오아게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  22. 제 18항에 있어서, 상기 출력 구동부는
    전원전압단과 접지전압단 사이에 직렬 연결되어, 상기 클럭신호의 인에이블시 상기 입력신호를 반전하여 출력하고, 상기 클럭신호의 디스에이블시 상기 입력신호와 무관하게 출력신호의 전압 레벨을 플로팅시키는 제 1 및 제 2스위칭 수단을 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  23. 복수개의 로오 버스라인과 복수개의 컬럼 버스라인 사이에 각각 연결된 복수개의 연산 스위칭부를 구비하고,
    상기 복수개의 연산 스위칭부 각각은
    불휘발성 강유전체 캐패시터를 구비하고, 상기 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하기 위한 로직 제어신호를 발생하는 스위칭 제어부; 및
    상기 로직 제어신호의 상태에 따라 소스 단자와 출력단자를 선택적으로 연결하여 로오 버스라인과 컬럼 버스라인 사이에 데이타를 전송하는 전송 스위치를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  24. 제 23항에 있어서, 상기 스위칭 제어부는
    상기 로직 제어신호와 입력되는 클럭신호를 논리연산하여 상기 전송 스위치의 스위칭 동작을 제어하는 논리 연산부를 더 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  25. 제 23항 또는 제 24항에 있어서, 상기 스위칭 제어부는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  26. 제 23항에 있어서, 상기 복수개의 연산 스위칭부는
    전원전압단과 상기 복수개의 로오 버스라인 사이에 각각 연결되어, 상기 로직 제어신호의 디스에이블시 상기 복수개의 로오 버스라인을 풀업시키는 복수개의 풀업 스위치; 및
    접지전압단과 상기 복수개의 로오 버스라인 사이에 각각 연결되어, 상기 로직 제어신호의 인에이블시 상기 복수개의 로오 버스라인을 풀다운시키는 복수개의 풀다운 스위치를 더 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  27. 불휘발성 강유전체 캐패시터를 각각 구비하는 복수개의 불휘발성 강유전체 레지스터를 구비하고, 상기 복수개의 불휘발성 강유전체 레지스터에 프로그램된 코드에 따라 입력신호의 로직을 제어하는 복수개의 제 1로직 제어신호를 발생하는 강유전체 레지스터 어레이; 및
    상기 복수개의 제 1로직 제어신호의 상태에 따라 선택적으로 스위칭하여 상기 입력신호의 로직을 변경시키는 룩업 테이블을 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  28. 제 27항에 있어서, 복수개의 불휘발성 강유전체 레지스터 각각은
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 복수개의 로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  29. 제 27항에 있어서, 상기 룩업 테이블은
    상기 복수개의 제 1로직 제어신호에 각각 대응하고, 상기 입력신호의 상태에 따라 상기 복수개의 제 1로직 제어신호 중 어느 하나를 선택적으로 출력하는 복수개의 스위치;
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하는 제 2로직 제어신호를 출력하는 불휘발성 강유전체 레지스터; 및
    상기 제 2로직 제어신호의 상태에 따라 선택적으로 스위칭하여 상기 복수개의 제 1로직 제어신호 중 선택된 하나의 제 1로직 제어신호를 출력신호로써 출력하는 전송 스위치를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  30. 제 27항에 있어서, 상기 룩업 테이블은
    상기 복수개의 제 1로직 제어신호에 각각 대응하고, 제 1입력신호의 상태에 따라 상기 복수개의 제 1로직 제어신호 중 적어도 두개 이상의 제 1로직 제어신호를 선택적으로 출력하는 복수개의 제 1스위치;
    상기 복수개의 제 1스위치로부터 출력되는 제 1로직 제어신호에 각각 대응하고, 제 2입력신호의 상태에 따라 상기 제 1로직 제어신호 중 선택된 어느 하나를 출력하는 복수개의 제 2스위치;
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 스위칭 동작을 제어하는 제 2로직 제어신호를 출력하는 불휘발성 강유전체 레지스터; 및
    상기 제 2로직 제어신호의 상태에 따라 선택적으로 스위칭하여 상기 복수개의 제 2스위치에서 선택된 하나의 제 1로직 제어신호를 출력신호로써 출력하는 전송 스위치를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  31. 제 1불휘발성 강유전체 캐패시터를 구비하고, 상기 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 클럭신호의 출력 여부를 결정하는 제 1로직 제어신호를 발생하고, 상기 제 1로직 제어신호의 인에이블시 상기 클럭신호에 따라 래치 제어신호를 출력하는 래치 제어부; 및
    상기 래치 제어신호의 상태에 따라 입력신호를 선택적으로 래치하고, 제 2불휘발성 강유전체 캐패시터를 구비하며, 상기 제 2불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 발생하는 제 2로직 제어신호의 디스에이블시 래치된 입력신호를 리셋시키는 래치부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  32. 제 31항에 있어서, 상기 래치 제어부는
    상기 제 1불휘발성 강유전체 캐패시터를 구비하여 상기 클럭신호의 출력 여부를 결정하기 위한 상기 제 1로직 제어신호를 발생하는 제 1불휘발성 강유전체 레지스터; 및
    상기 클럭신호와 상기 제 1로직 제어신호를 논리연산하여 상기 래치 제어신호를 출력하는 논리부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  33. 제 32항에 있어서, 상기 래치부는
    상기 래치 제어신호의 상태에 따라 반전된 상기 입력신호를 선택적으로 출력하는 제 1전송게이트;
    상기 제 2불휘발성 강유전체 캐패시터를 구비하여 상기 제 2로직 제어신호를 발생하는 제 2불휘발성 강유전체 레지스터;
    상기 제 2로직 제어신호와 반전된 상기 제 1전송게이트의 출력을 낸드연산하는 낸드게이트; 및
    상기 래치 제어신호의 상태에 따라 상기 낸드게이트의 출력을 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  34. 제 32항 또는 제 33항에 있어서, 상기 제 1불휘발성 강유전체 레지스터 및 상기 제 2불휘발성 강유전체 레지스터 각각은
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    제 1불휘발성 강유전체 캐패시터 또는 제 2불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 제 1로직 제어신호 또는 상기 제 2로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  35. 제 1불휘발성 강유전체 캐패시터를 구비하고, 상기 제 1불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 클럭신호의 출력 여부를 결정하는 로직 제어신호를 발생하고, 상기 제 1로직 제어신호의 인에이블시 상기 클럭신호에 따라 래치 제어신호를 출력하는 래치 제어부; 및
    상기 래치 제어신호의 상태에 따라 입력신호를 선택적으로 래치하고, 제 2불휘발성 강유전체 캐패시터를 구비하고, 상기 제 2불휘발성 강유전체 캐패시터에 래치된 입력신호를 저장하는 래치부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  36. 제 35항에 있어서, 상기 래치 제어부는
    상기 제 1불휘발성 강유전체 캐패시터를 구비하여 상기 클럭신호의 출력 여부를 결정하기 위한 상기 제 1로직 제어신호를 발생하는 제 1불휘발성 강유전체 레지스터; 및
    상기 클럭신호와 상기 제 1로직 제어신호를 논리연산하여 상기 래치 제어신호를 출력하는 논리부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  37. 제 36항에 있어서, 상기 래치부는
    상기 래치 제어신호의 상태에 따라 반전된 상기 입력신호를 선택적으로 출력하는 제 1전송게이트;
    상기 제 2불휘발성 강유전체 캐패시터를 구비하고, 상기 제 1전송게이트로부터 출력되는 출력신호를 상기 제 2불휘발성 강유전체 캐패시터에 저장하는 제 2불휘발성 강유전체 레지스터; 및
    상기 래치 제어신호의 상태에 따라 상기 제 2불휘발성 강유전체 레지스터의 출력을 선택적으로 출력하는 제 2전송게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  38. 제 36항 또는 제 37항에 있어서, 상기 제 1불휘발성 강유전체 레지스터 및 상기 제 2불휘발성 강유전체 레지스터 각각은
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호의 상태에 따라 입력 데이타를 제어하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부; 및
    상기 제 1불휘발성 강유전체 캐패시터 또는 상기 제 2불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 로직 제어신호를 출력하는 프로그램 레지스터 어레이를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  39. 제 36항에 있어서, 상기 래치부는
    상기 래치 제어신호의 상태에 따라 반전된 상기 입력신호를 선택적으로 출력하는 제 3전송게이트;
    상기 제 3전송게이트로부터 출력되는 출력신호를 상기 제 2불휘발성 강유전체 캐패시터에 저장하는 제 3불휘발성 강유전체 레지스터;
    상기 래치 제어신호의 상태에 따라 상기 제 3불휘발성 강유전체 레지스터의 출력을 선택적으로 출력하는 제 4전송게이트;
    상기 래치 제어신호의 상태에 따라 반전된 상기 제 4전송게이트의 출력을 선택적으로 출력하는 제 5전송게이트;
    상기 제 5전송게이트의 출력신호를 저장하는 제 4불휘발성 강유전체 레지스터; 및
    상기 래치 제어신호의 상태에 따라 상기 제 4불휘발성 강유전체 레지스터의 출력을 선택적으로 출력하는 제 6전송게이트를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  40. 제 35항에 있어서,
    복수개의 입력신호를 논리연산하여 상기 래치부의 입력신호로써 출력하는 연산부를 더 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  41. 불휘발성 강유전체 캐패시터를 구비하고, 상기 불휘발성 강유전체 캐패시터에 프로그램된 코드에 따라 입력 데이타의 로직을 변경하기 위한 로직 제어신호를 발생하는 불휘발성 강유전체 레지스터; 및
    상기 로직 제어신호의 상태에 따라 선택적으로 스위칭하여 입력신호의 로직을 변경하는 로직회로를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  42. 제 41항에 있어서, 상기 불휘발성 강유전체 레지스터는
    라이트 인에이블 신호, 칩 인에이블 신호, 출력 인에이블 신호 및 리셋신호의 상태에 따라 프로그램 명령을 코딩하기 위한 복수개의 다중 명령신호를 순차적으로 출력하는 프로그램 명령 처리부;
    상기 복수개의 다중 명령 명령신호 및 파워 업 검출신호를 논리연산하여 라이트 제어 신호 및 셀 플레이트 신호를 출력하는 프로그램 레지스터 제어부;
    상기 불휘발성 강유전체 캐패시터를 구비하고, 상기 라이트 제어 신호 및 상기 셀 플레이트 신호의 상태에 따라 상기 불휘발성 강유전체 캐패시터에 셋팅된 상기 로직 제어신호를 출력하는 프로그램 레지스터 어레이; 및
    상기 불휘발성 강유전체 레지스터는 파워 업시 상기 리셋신호를 상기 프로그램 레지스터 제어부에 출력하는 리셋 회로부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  43. 삭제
  44. 제 42항에 있어서, 상기 프로그램 명령 처리부는
    상기 라이트 인에이블 신호 및 상기 칩 인에이블 신호의 활성화시 상기 출력 인에이블 신호에 동기하여 명령 제어신호를 발생하는 명령 제어부; 및
    상기 라이트 인에이블 신호 및 상기 칩 인에이블 신호의 활성화시 상기 출력 인에이블 신호에 동기하여 상기 명령 제어신호를 플립플롭하고, 상기 복수개의 다중 명령신호를 순차적으로 출력하는 다중 명령 발생부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  45. 제 44항에 있어서, 상기 명령 제어부는
    상기 라이트 인에이블 신호, 상기 칩 인에이블 신호, 상기 출력 인에이블 신호 및 상기 리셋신호를 논리연산하는 제 1논리부;
    복수개의 플립플롭을 구비하고, 상기 출력 인에이블 신호에 동기하여 상기 제 1논리부의 출력신호의 토글을 순차적으로 플립플롭시켜 상기 명령 제어신호를 출력하는 제 1플립플롭부; 및
    상기 명령 제어신호와 상기 출력 인에이블 신호의 논리연산에 따라 상기 출력 인에이블 신호의 오버 토글을 감지하는 오버 토글 감지부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  46. 제 45항에 있어서,
    상기 제 1논리부는 상기 칩 인에이블 신호 및 상기 라이트 인에이블 신호가 로우인 상태에서 상기 출력 인에이블 신호가 출력되고, 상기 칩 인에이블 신호 및 상기 라이트 인에이블 신호 중 적어도 어느 하나가 하이로 천이하면 상기 리셋신호가 인에이블됨을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  47. 제 45항에 있어서, 상기 제 1플립플롭부는 상기 복수개의 플립플롭을 구비하고,
    상기 복수개의 플립플롭은 데이타 입력 단자와 출력 단자가 서로 직렬 연결되어 출력단을 통해 상기 명령 제어신호가 출력되고, 상기 제 1논리부로부터 인가되는 활성화 동기 신호에 동기하여 상기 명령 제어신호의 토글을 플립플롭시킴을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  48. 제 44항에 있어서, 상기 다중 명령 발생부는
    상기 라이트 인에이블 신호, 상기 칩 인에이블 신호, 상기 출력 인에이블 신호 및 상기 리셋신호를 논리연산하는 제 2논리부; 및
    상기 제 2논리부의 출력신호에 동기하여 상기 출력인에이블 신호의 n번째 토글시부터 상기 명령 제어신호를 플립플롭시켜 상기 복수개의 다중 명령신호를 순차적으로 출력하는 제 2플립플롭부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  49. 제 42항에 있어서, 상기 프로그램 레지스터 제어부는
    상기 복수개의 다중 명령신호 중 어느 하나와 입력 데이타를 앤드연산하는 앤드게이트;
    상기 앤드게이트의 출력을 비반전 지연하는 제 1지연부;
    상기 앤드게이트의 출력신호와 상기 제 1지연부의 출력신호를 노아연산하는 제 1노아게이트;
    상기 제 1노아게이트의 출력을 지연하여 상기 라이트 제어 신호를 출력하는 제 2지연부;
    상기 제 1노아게이트의 출력신호와 상기 파워 업 검출신호를 노아연산하는 제 2노아게이트; 및
    상기 제 2노아게이트의 출력신호를 반전 지연하여 상기 셀 플레이트 신호를 출력하는 제 3지연부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  50. 제 42항에 있어서, 상기 프로그램 레지스터 어레이는
    상기 풀업 인에이블 신호의 활성화시 전원전압을 풀업시키는 풀업 스위치;
    셀의 양단 노드에 래치 구조로 연결되어 상기 풀업 스위치로부터 인가되는 전원전압을 구동하는 풀업 구동부;
    한쌍의 데이타 입력단자와 상기 셀의 양단 노드 사이에 각각 연결되어 공통 게이트 단자를 통해 상기 라이트 제어 신호를 수신하는 라이트 인에이블 제어부;
    상기 셀 플레이트 신호에 따라 상기 셀의 양단 노드에 전압 차를 발생시키는 강유전체 캐패시터부;
    상기 풀다운 인에이블 신호의 인에이블시 접지전압을 풀다운시키는 풀다운 스위치; 및
    상기 셀의 양단 노드에 래치 구조로 연결되어 상기 풀다운 스위치로부터 인가되는 접지전압을 구동하는 풀다운 구동부를 구비함을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
  51. 레지스터와 그의 출력신호에 따라 연동되는 최소한 하나 이상의 로직 연산 소자들이 조합되며, 상기 레지스터는 불휘발성 강유전체 메모리로 구성됨으로써, 상기 레지스터에 셋팅된 프로그래밍 값에 따라 상기 하나 이상의 로직 연산 소자들의 로직이 변경됨을 특징으로 하는 불휘발성 프로그래머블 로직 회로.
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