JP5453850B2 - 半導体集積回路 - Google Patents

Description

本開示技術は、単一のビア層の変更のみで論理を変更できるルックアップテーブル、半導体集積回路、ルックアップテーブルの製造方法、および半導体集積回路の製造方法に関する。

近年、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｅ）のように分野・アプリケーションを限定して、機能・目的を特化させた半導体集積回路の需要が増加している。機能・目的を特化するためには、様々な種類の半導体集積回路を開発するため多品種となる。さらに、少量の生産の可能性があるため、新規に開発するためのコストを抑える必要がある。そのため、できる限り既存の製造の工程から変化させずに論理の異なる半導体集積回路を開発することで、開発期間を短縮することができ、コストを抑えることができる。

そして、開発期間を短縮する技術として、書き込み可能な半導体集積回路を使用する技術が知られている。たとえば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）（たとえば、下記特許文献１を参照。）、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などが書き込み可能な半導体集積回路として挙げられる。

ＦＰＧＡは、組み合わせ回路と等価な回路を実現するルックアップテーブル（以下、ＬＵＴ（Ｌｏｏｋ Ｕｐ Ｔａｂｌｅ）と称す。）およびＤ−ＦＦ（Ｄ−Ｆｌｉｐ Ｆｌｏｐ）を含むＣＬＢ（Ｃｏｎｆｉｇｕｒａｂｌｅ Ｌｏｇｉｃ Ｂｌｏｃｋ）と、ＣＬＢ間を接続するスイッチマトリックスとにより構成されている。そして、ＦＰＧＡでは、ＬＵＴの内容と、Ｄ−ＦＦの動作モードと、スイッチマトリックスの状態とを保持するためにＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が利用されている。

また、ＰＬＤでは、ＳＲＡＭでなくＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）が利用されている。さらに、ＳＲＡＭ、ＥＥＰＲＯＭといった保存素子でなく抵抗をスイッチとして利用する技術（たとえば、下記特許文献２を参照。）が知られている。

また、開発期間を短縮化する技術として、Ｓｔｒｕｃｔｕｒｅｄ ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を使用する技術が知られている。Ｓｔｒｕｃｔｕｒｅｄ ＡＳＩＣとは、あらかじめ複数の種類の回路が集積されているＡＳＩＣである（たとえば、下記特許文献３を参照。）。

特開２００６−２０３２９号公報 特開２００５−１０１５３５号公報 特表２００７−５２８１６７号公報

しかしながら、書き込み可能な半導体集積回路を使用する場合、たとえば、抵抗をスイッチとして利用する技術では、抵抗はビアに特殊な製造の工程を加えることで形成される。しかし、抵抗がどのビア層に形成されるかが定められていない。そのため、特殊な製造の工程が複数のビア層の形成工程で必要となり、製造工程が複雑化するという問題点があった。

また、書き込み可能な半導体集積回路を使用する場合、製造の工程の他に実現される回路情報を半導体集積回路に書き込む工程が必要となるため、生産する数量によりコストが増加するという問題点があった。

そして、たとえば、ＦＰＧＡでは、上述したようにＳＲＡＭを使用しているため、ＡＳＩＣなどと比較して集積度が低く速度が遅いという問題点があった。たとえば、ＰＬＤでは、ＦＰＧＡと同様にＥＥＰＲＯＭを使用しているため、集積度が低く動作速度が遅いという問題点があった。さらに、ＦＰＧＡおよびＰＬＤでは、集積度が低いため面積が大きく製造のコストがかかるという問題点があった。

また、Ｓｔｒｕｃｔｕｒｅｄ ＡＳＩＣでは、あらかじめ集積されている複数種の回路の中から実際には使用しない回路が複数存在するという問題点があった。さらに、論理の異なる半導体集積回路を開発するために、３〜４の配線層およびビア層を変更しなければならないためにコストがかかるという問題点があった。

本開示技術は、上述した従来技術による問題点を解消するため、どの論理および配線の接続条件であってもビアの挿入のみで容易に製造でき、集積度が高く動作の速い低廉なルックアップテーブル、半導体集積回路、ルックアップテーブルの製造方法、および半導体集積回路の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本開示技術は、Ｎ個の入力端子から入力される２^Nの入力パターンに対応した２^N個のビア挿入箇所を有する単一のビア層と、ビア挿入箇所の中から少なくとも１つの箇所に挿入され、入力端子と出力端子とを接続させるビアと、を備えることを要件とする。

本開示技術によれば、単一のビア層内のビア挿入箇所に挿入されるビアにより、どの組合せ回路であっても等価な回路を容易に製造することができる。したがって、低廉化を図ることができる。

また、上述した課題を解決し、目的を達成するため、本開示技術は、ＬＵＴと、ＬＵＴの外部にある回路素子群と、ＬＵＴの単一のビア層と同一層にあるビア挿入箇所を有する領域と、領域内のビア挿入箇所に挿入され、回路素子群内の回路素子間を接続させるビアと、領域内のビア挿入箇所に挿入され、回路素子とＬＵＴの出力端子とを接続させるビアと、を備えることを要件とする。

本開示技術によれば、どの回路素子間の接続または非接続であっても単一のビア層内のビア挿入箇所にビアが挿入されるか否かのみで容易に製造することができる。したがって、低廉化を図ることができる。

また、上述した課題を解決し、目的を達成するため、本開示技術は、複数の論理ブロックと、複数の論理ブロックからの配線を選択的に接続させる単一のビア層と同一層にあるビア挿入箇所を有する領域と、領域内のビア挿入箇所の中から少なくとも１つの箇所に挿入され、論理ブロック間を接続させるビアと、を備えることを要件とする。

本開示技術によれば、どの論理ブロック間の接続または非接続であっても単一のビア層内のビア挿入箇所にビアが挿入されるか否かのみで容易に製造することができる。したがって、低廉化を図ることができる。

本ルックアップテーブル、半導体集積回路、ルックアップテーブルの製造方法、および半導体集積回路の製造方法によれば、どの論理および配線の接続条件であってもビアの挿入のみで容易に製造できることで、低廉化と、集積度の向上および動作の高速化を図ることができるという効果を奏する。

実施の形態１にかかるＬＵＴの一例を示す説明図である。 実施の形態１にかかるＬＵＴの選択回路が最適化された例を示す説明図である。 ＬＵＴ２００のレイアウトデータを示す説明図である。 ビア挿入箇所にスタックビア３０７のＶ２が挿入されている例を示す説明図である。 ４個の入力端子１０１を有するＬＵＴの一例を示す説明図である。 ＬＵＴ５００のレイアウトデータを示す説明図である。 実施の形態２にかかるＣＬＢの構成を示す説明図である。 ＣＬＢＯＵＴが１となる入力パターンが多い入出力例を示す説明図である。 真理値表８００を論理回路にしたＣＬＢ７００を示す説明図である。 真理値表８００を論理回路にしたＬＵＴ２００を示す説明図である。 ＣＬＢＯＵＴが０となる入力パターンが多い入出力例を示す説明図である。 真理値表１１００を論理回路にしたＣＬＢ７００の一例を示す説明図である。 真理値表１１００を論理回路にしたＬＵＴ２００の一例を示す説明図である。 ＣＬＢ７００が複数接続された例を示す説明図である。 ＣＬＢ７００が複数接続された場合の真理値表を示す説明図である。 プリチャージ回路への入力のタイミングチャートを示す説明図である。 実施の形態３にかかる半導体集積回路を示す説明図である。 スイッチマトリックス１７０１を示す説明図である。 ラウタースイッチ１８０１のレイアウトデータの一例を示す説明図である。 ラウタースイッチ１８０１による配線の一例を３次元で示す説明図である。 ＣＬＢ入力配線１７０２を示す説明図である。 ＣＬＢ出力配線１７０３を示す説明図である。 本実施の形態を用いたエンベデッドアレイの一例を示す説明図である。

以下に添付図面を参照して、このルックアップテーブル、半導体集積回路、ルックアップテーブルの製造方法、および半導体集積回路の製造方法の好適な実施の形態を詳細に説明する。本実施の形態では、半導体集積回路には単一のビア層が設けられ、このビア層は、ＬＵＴのビア挿入箇所と、ＬＵＴとＬＵＴの外部に回路素子群を含むＣＬＢのビア挿入箇所と、スイッチマトリックスのビア挿入箇所を有している。以下、ＬＵＴを実施の形態１で説明し、ＣＬＢを実施の形態２で説明し、半導体集積回路を実施の形態３で説明する。

（実施の形態１）
実施の形態１では、ＬＵＴには単一のビア層が設けられ、このビア層は、ＬＵＴのＮ個の入力端子に入力される２^Nの入力パターンに対応し、２^N個のビア挿入箇所を有している。そして、ＬＵＴでは、２^N個のビア挿入箇所の中から少なくとも１つの選択された箇所にビアが挿入されている。

図１は、実施の形態１にかかるＬＵＴの一例を示す説明図である。ＬＵＴ１００は、入力パターンを入力するための３個の入力端子１０１と、出力端子１０２と、プリチャージ回路であるＭ０と、８つの入力パターンに対応した選択回路を構成するＭ０＿１〜Ｍ０＿２４と、ビア挿入箇所であるＤＰ０＿０〜ＤＰ０＿７と、インバーターであるＡ１〜Ａ６とにより構成されている。

ＤＰ０＿０〜ＤＰ０＿７は、単一のビア層のビア挿入箇所である。ＤＰ０＿０〜ＤＰ０＿７は、理解の容易さのためにスイッチ形状となっている。スイッチが接続されている場合、ビアが挿入されていることを示し、スイッチが接続されていない場合、ビアが挿入されていないことを示す。Ｍ０＿１〜Ｍ０＿２４は、ＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳと称す。）である。

ＡＤ０〜ＡＤ２が、入力パターンを入力するための入力端子１０１である。ＰＣＡおよびＶＤＤが、プリチャージ回路に入力される入力端子である。そして、ＬＵＴＯＵＴが出力端子１０２である。ＬＵＴＯＵＴには、ＡＤ０〜ＡＤ２に入力される入力パターンに対応するＮＭＯＳがオン状態となり１または０が出力される。たとえば、ＡＤ２＝０，ＡＤ１＝０，ＡＤ０＝０が１つの入力パターンである。

たとえば、ＰＣＡ＝０，ＡＤ０＝０，ＡＤ１＝０，ＡＤ２＝０がＬＵＴ１００へ入力されるとＭ０＿２４と、Ｍ０＿２３と、Ｍ０＿２２がオンの状態となり、Ｄ０が０（ＶＳＳ）となる。そして、ＤＰ０＿０にビアが挿入されている場合、ＬＵＴＯＵＴには、０（ＶＳＳ）が出力され、ＤＰ０＿０にビアが挿入されていない場合、ＬＵＴＯＵＴには、プリチャージ回路により１（ＶＤＤ）が出力される。

したがって、入力パターンに対応したＮＭＯＳがオンの状態となり、ビア挿入箇所にビアを挿入するか否かによりＬＵＴＯＵＴは、０（ＶＳＳ）または１を出力する。入力端子１０１がＮ個の場合の選択回路のＮＭＯＳの個数は、下記式（１）より算出することができる。

ｋ＝２^N×Ｎ
・・・（１）
ただし、ｋはＮＭＯＳの個数である。

たとえば、入力端子１０１が７個の場合、ＮＭＯＳの個数は、上記式（１）により８９６個となる。したがって、単純な構成でＬＵＴを実現することができる。つぎに、図２にてＬＵＴ１００内のＮＭＯＳが最適化された例を示す。

図２は、実施の形態１にかかるＬＵＴの選択回路が最適化された例を示す説明図である。ＬＵＴ２００は、３個の入力端子１０１と、出力端子１０２と、プリチャージ回路であるＭ０と、選択回路を構成するＭ１＿１〜Ｍ１＿１４と、ビア挿入箇所であるＤＰ１＿０〜ＤＰ１＿７と、インバーターであるＡ１〜Ａ６とにより構成されている。ＤＰ１＿０〜ＤＰ１＿７は、単一のビア層のビア挿入箇所である。ＬＵＴ２００の入力端子１０１および出力端子１０２は、ＬＵＴ１００と同一である。

ＬＵＴ２００では、Ｍ１＿１〜Ｍ１＿１４により選択回路を構成している。ＬＵＴ２００の選択回路では、最適化させることによりＬＵＴ１００の選択回路と比較してＮＭＯＳの個数が少ない構成となっている。

たとえば、図１に示したＬＵＴ１００内のＭ０＿３、Ｍ０＿６、Ｍ０＿９、Ｍ０＿１２は、ＡＤ２＝１の場合にオンの状態となる。そして、Ｍ０＿１５、Ｍ０＿１８、Ｍ０＿２１、Ｍ０＿２４は、ＡＤ２＝０の場合にオンの状態となる。したがって、ＡＤ２が１のときにオンの状態となるＮＭＯＳを１個（Ｍ１＿１）とし、ＡＤ２が０のときにオンの状態となるＮＭＯＳを１個（Ｍ１＿８）とすることができる。

たとえば、ＬＵＴ２００への入力パターンがＰＣＡ＝０，ＡＤ０＝１，ＡＤ１＝０，ＡＤ２＝１の場合、Ｍ１＿１と、Ｍ１＿２と、Ｍ１＿５とがオン状態となる。そして、ＤＰ１＿５にビアが挿入されていれば、ＬＵＴＯＵＴには０（ＶＳＳ）が出力され、ＤＰ１＿５にビアが挿入されていなければ、ＬＵＴＯＵＴにはプリチャージ回路により１（ＶＤＤ）が出力される。

ＮＭＯＳの個数が最適化されることにより、ＮＭＯＳの個数が減少した。これにより、ＬＵＴの面積の縮小化を図ることができる。したがって、低廉化を図ることができる。つぎに、図３を用いてＬＵＴ２００のレイアウトデータについて説明する。

図３は、ＬＵＴ２００のレイアウトデータを示す説明図である。レイアウトデータ３００は、拡散領域３０１と、Ｐｏｌｙ３０２と、Ｐｏｌｙ３１１と、下層配線３０３と、上層配線３０４と、ビア３０５と、ビア３０６と、スタックビア３０７とによって形成されている。

実際には、ビア３０５およびＰｏｌｙ３１１は、下層配線３０３より下の層であり、ビア３０６およびスタックビア３０７は、上層配線３０４より下の層である。しかし、レイアウトデータ３００では、理解の容易化のために上層配線３０４より上に配置されている（点線の囲い）。

スタックビア３０７は、下層のビアであるＶ１と上層のビアであるＶ２により形成されている。レイアウトデータ３００では、スタックビア３０７のＶ２とビア３０６は同一のビア層であり、スタックビア３０７のＶ１とビア３０５は同一のビア層である。領域３０８では、ＬＵＴ２００内のインバーターであるＡ１〜Ａ６が形成されている。領域３０９では、拡散領域３０１とＰｏｌｙ３０２によりプリチャージ回路が形成されている。領域３１０では、拡散領域３０１とＰｏｌｙ３１１により１４個のＮＭＯＳが形成されている。

そして、拡散領域３０１と下層配線３０３、Ｐｏｌｙ３０２と下層配線３０３、Ｐｏｌｙ３１１と下層配線３０３がビア３０５を介して接続されている。下層配線３０３と上層配線３０４がビア３０６を介して接続されている。そして、スタックビア３０７のＶ２は、ビア挿入箇所であるＤＰ１＿０〜ＤＰ１＿７に挿入されるビアである。

レイアウトデータ３００では、ＤＰ１＿０〜ＤＰ１＿３が、ＮＭＯＳの配置に基づいて単一のビア層の平面方向に一列に配置されている。さらに、ＤＰ１＿４〜ＤＰ１＿７が、ＮＭＯＳの配置に基づいて単一のビア層の平面方向に一列に配置されている。

たとえば、電子ビーム描画装置によりビアが形成される場合、マスクを使用せずに座標情報に基づいてウェハーにビアが直接描画される。したがって、スタックビア３０７のＶ２の少なくとも一部が一列に配置されることにより、電子ビーム描画装置による描画が容易に行われる。これにより、製造の工程では、単一のビア層を容易に変更することができる。さらに、電子ビーム描画装置による描画を容易化することにより低廉化を図ることができる。つぎに、図４にてスタックビア３０７のＶ２の接続例を示す。

図４は、ビア挿入箇所にスタックビア３０７のＶ２が挿入されている例を示す説明図である。レイアウトデータ４００は、レイアウトデータ３００の一部を３次元で示している。ＤＰ１＿５にはＶ２が挿入されず、ＤＰ１＿４にはＶ２が挿入されている。レイアウトデータ４００内の上層配線３０４は、ＬＵＴＯＵＴである。したがって、入力パターンがＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝０の場合、ＬＵＴＯＵＴには０が出力される。入力パターンがＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝１の場合、ＬＵＴＯＵＴには１が出力される。つぎに、図５にて４個の入力端子１０１を有するＬＵＴを示す。

図５は、４個の入力端子１０１を有するＬＵＴの一例を示す説明図である。ＬＵＴ５００は、ＡＤ０〜ＡＤ３の４個の入力端子１０１を有している。ＤＰ２＿０〜ＤＰ２＿１５は、単一のビア層のビア挿入箇所である。

そして、Ｍ２＿１〜Ｍ２＿３０のＮＭＯＳにより選択回路が構成されている。ＬＵＴ２００およびＬＵＴ５００の選択回路の構成によるＮＭＯＳの個数は、下記式（２）により算出することができる。

たとえば、７個の入力端子１０１を有するＬＵＴの場合、選択回路を構成するＮＭＯＳの個数は、上記式（２）により２５４個、上記式（１）により８９６個となる。したがって、７個の入力端子１０１を有するＬＵＴでは、最少で２５４個、最多で８９６個のＮＭＯＳにより選択回路が構成される。ＮＭＯＳが最適化された選択回路をＬＵＴに用いることで、ＬＵＴの面積の縮小化を図ることができる。つぎに、図６にてＬＵＴ５００のレイアウトデータを示す。

図６は、ＬＵＴ５００のレイアウトデータを示す説明図である。レイアウトデータ６００は、レイアウトデータ３００と同一の要素で形成されている。そして、ＤＰ２＿０〜ＤＰ２＿７が、ＮＭＯＳの配置に基づいて単一のビア層の平面方向に一列に配置されている。ＤＰ２＿８〜ＤＰ２＿１５が、ＮＭＯＳの配置に基づいてビア層の平面方向に一列に配置されている。したがって、入力端子１０１の個数増加に関わらずビア挿入箇所が一列に配置されることにより、製造時に単一のビア層へのビアの挿入を容易に変更することができる。

実施の形態１によれば、単一のビア層のビア挿入箇所の中から少なくとも１つの箇所にビアが挿入されて論理が決定されることで、動作の高速化を図ることができる。そして、集積度の向上を図ることができる。さらに、ビア挿入箇所の少なくとも一部を一列に配置させることで、ビアを挿入するか否かの変更を容易に行うことができる。したがって、容易にＬＵＴの製造を行うことができる。

（実施の形態２）
実施の形態２では、実施の形態１のＬＵＴとその外部にある回路素子群を含むＣＬＢには単一のビア層が設けられ、このビア層は、実施の形態１のＬＵＴの２^N個のビア挿入箇所と、回路素子群のビア挿入箇所を有している。そして、ＣＬＢでは、ビア挿入箇所の中から選択された箇所にビアが挿入されている。

図７は、実施の形態２にかかるＣＬＢの構成を示す説明図である。ＣＬＢ７００は、ＬＵＴ７０１と、ＬＵＴ７０１の外部にある回路素子群と、ビア挿入箇所であるＣＰ１〜ＣＰ１０とにより構成されている。回路素子群は、ＣＬＢ７００内のＬＵＴ７０１を除く素子である。ＣＰ１〜ＣＰ１０は、単一のビア層内のビア挿入箇所である。ＣＰ１〜ＣＰ１０は、理解の容易さのためにスイッチ形状となっている。スイッチが接続されている場合、ビアが挿入されていることを示し、スイッチが接続されていない場合、ビアが挿入されていないことを示す。

ＡＤ０〜ＡＤＮと、ＸＡＤＥＸと、ＥＸ＿ＬＵＴ＿ＩＮと、ＰＣＡとがＣＬＢ７００の入力端子である。そして、ＣＬＢＯＵＴが、ＣＬＢ７００の出力端子である。ＡＤ０〜ＡＤＮと、ＸＡＤＥＸとがＣＬＢ７００に入力パターンを入力する入力端子である。ＰＣＡは、ＬＵＴ７０１内のプリチャージ回路に使用される入力となっている。

上述したＬＵＴ７０１により組み合わせ回路と等価な回路を実現し、組み合わせ回路と等価な回路の結果がＤ−ＦＦ７０２に保持される。ＬＵＴ７０１では、入力端子１０１と、出力端子１０２を有している。上述したようにＬＵＴ７０１では、入力端子１０１がＮ個の場合、２^Nの入力パターンに対応した組み合わせ回路と等価な回路を構成している。ＡＤ０〜ＡＤＮが、ＬＵＴ７０１のＮ個の入力端子１０１に入力パターンを入力する入力端子である。

また、ＣＬＢ７００が複数接続されることにより入力端子の個数を増やし入力パターンを増やすことができる。ＣＬＢ７００が複数接続される例は、後述する。ＣＰ１〜ＣＰ４は、ＣＬＢ７００が複数接続される場合であるか複数接続されない場合であるかに応じて、ビアを挿入するか否かが決定される。

ＣＰ５とＣＰ６にビアを挿入するか否かによりインバーター７０３を使用するか否かが決定される。インバーター７０３を使用する場合、ＬＵＴ７０１の出力であるＬＵＴＯＵＴが論理反転されず、インバーター７０３を使用しない場合、ＬＵＴＯＵＴが論理反転される。

ＣＰ７とＣＰ８にビアを挿入するか否かによりインバーター７０４が使用されるか否かが決定される。インバーター７０４が使用される場合、ＥＸ＿ＬＵＴ＿ＩＮおよびＸＡＤＥＸへの入力が論理反転されず、インバーター７０４が使用されない場合、ＥＸ＿ＬＵＴ＿ＩＮおよびＸＡＤＥＸへの入力が論理反転される。

ＣＰ９とＣＰ１０にビアを挿入するか否かによりＤ−ＦＦ７０２が使用されるか否かが決定される。Ｄ−ＦＦ７０２が使用される場合、ＬＵＴ７０１の出力がＤ−ＦＦ７０２に保持され、Ｄ−ＦＦ７０２が使用されない場合、ＬＵＴ７０１の出力がＤ−ＦＦ７０２に保持されない。これにより、組み合わせ回路と等価な回路と、Ｄ−ＦＦ７０２に等価な回路の結果を保持する同期回路とをビアの接続と非接続により切り替えることができる。

これにより、論理の設計や変更を容易に行うことができ、短期間で半導体集積回路を開発することができる。したがって、低廉化を図ることができる。つぎに、図８〜図１３にて具体的なＣＬＢ７００の入出力例を示す。ＣＬＢＯＵＴが１となる入力パターンが多い場合と、０となる入力パターンが多い場合とによりどのビア挿入箇所へビアが挿入されるかが決定される。これにより、貫通電流の低減化を図ることができる。図８〜図１０には、ＣＬＢＯＵＴが１となる入力パターンが多い場合について示す。そして、図１１〜図１３には、ＣＬＢＯＵＴが０となる入力パターンが多い場合について示す。

図８は、ＣＬＢＯＵＴが１となる入力パターンが多い入出力例を示す説明図である。真理値表８００は、ＡＤ０〜ＡＤ２の入力パターンによりＬＵＴＯＵＴとＣＬＢＯＵＴの出力が決定される一例を示す真理値表である。ＸＡＤＥＸ＝１の場合は、ＡＤ２＝０，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝１の場合とでＣＬＢＯＵＴ＝０となっている。ＸＡＤＥＸ＝１の場合で、その他の場合は、ＣＬＢＯＵＴ＝１となっている。

なお、ＸＡＤＥＸ＝０の場合は、ＣＬＢＯＵＴ＝０となるが、入力パターンの数としてカウントされていない。したがって、２つの入力パターンにてＣＬＢＯＵＴ＝０となり、６つの入力パターンにてＣＬＢＯＵＴ＝１となるため、ＣＬＢＯＵＴが１となる入力パターンが多くなっている。

なお、ＰＣＡ＝１の場合と、ＥＸ＿ＬＵＴ＿ＩＮ＝１の場合は、説明の簡略化のため省いている。つぎに、図９および図１０にて真理値表８００を論理回路にしたＣＬＢ７００とＬＵＴ２００のビアの接続例を示す。

図９は、真理値表８００を論理回路にしたＣＬＢ７００を示す説明図である。図９では、ＣＬＢ７００は、入力端子１０１が３個であるＬＵＴ２００を有している。そして、ＣＬＢ７００では、ＬＵＴ２００の出力であるＬＵＴＯＵＴを論理反転せずＤ−ＦＦ７０２に保存している。ＣＰ１およびＣＰ４にビアが挿入され、ＣＰ２およびＣＰ３にビアが挿入されていない。つぎに、図１０にてＬＵＴ２００内のビアの接続を示す。

図１０は、真理値表８００を論理回路にしたＬＵＴ２００を示す説明図である。真理値表８００では、ＡＤ２＝０，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝１の場合とがＣＬＢＯＵＴ＝０となっている。そして、図９で示したＣＬＢ７００では、ＬＵＴＯＵＴの値が論理反転されずにＣＬＢＯＵＴに出力されている。したがって、ＡＤ２＝０，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝１の場合とがＬＵＴＯＵＴ＝０となる。

ＬＵＴ２００では、ＡＤ２＝０，ＡＤ１＝０，ＡＤ０＝０の場合にＬＵＴＯＵＴ＝０とするためにＤＰ１＿０にビアが挿入されている。そして、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝１の場合にＬＵＴＯＵＴ＝０とするためにＤＰ１＿５にビアが挿入されている。その他の入力状態ではＬＵＴＯＵＴ＝１とするためにＤＰ１＿１〜ＤＰ１＿４と、ＤＰ１＿６〜ＤＰ１＿７にビアが挿入されていない。つぎに、図１１〜図１３にてＣＬＢＯＵＴが０となる入力パターンが多い場合について示す。

図１１は、ＣＬＢＯＵＴが０となる入力パターンが多い入出力例を示す説明図である。真理値表１１００は、ＡＤ０〜ＡＤ２の入力パターンによりＬＵＴＯＵＴとＣＬＢＯＵＴの出力が決定される一例を示す真理値表である。ＸＡＤＥＸ＝１の場合は、ＡＤ２＝０，ＡＤ１＝１，ＡＤ０＝１の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝１，ＡＤ０＝１の場合とがＣＬＢＯＵＴ＝１となっている。ＸＡＤＥＸ＝１の場合で、その他の場合は、ＣＬＢＯＵＴ＝０となる。

なお、ＸＡＤＥＸ＝０の場合は、ＣＬＢＯＵＴ＝０となるがＬＵＴの出力により０とならないため、ＣＬＢＯＵＴ＝０となる状態の数としてカウントされていない。したがって、５つの入力パターンにてＣＬＢＯＵＴ＝０となり、３つの入力パターンにてＣＬＢＯＵＴ＝１となるため、ＣＬＢＯＵＴが０となる状態が多くなっている。

なお、ＰＣＡ＝１の場合と、ＥＸ＿ＬＵＴ＿ＩＮ＝１の場合は、説明の簡略化のため省いた。つぎに、図１２および図１３にて真理値表１１００のＣＬＢ７００とＬＵＴ２００のビアの接続例を示す。

図１２は、真理値表１１００を論理回路にしたＣＬＢ７００の一例を示す説明図である。図１２では、ＣＬＢ７００は、ＬＵＴ２００の出力であるＬＵＴＯＵＴを論理反転してＤ−ＦＦ７０２に保存している。そして、ＣＰ１とＣＰ４にビアを挿入し、ＣＰ２とＣＰ３にビアを挿入しないことにより、当該ＣＬＢ７００がその他のＣＬＢ７００と接続されない。つぎに、図１３にて真理値表１１００を論理回路にしたＬＵＴ２００を示す。

図１３は、真理値表１１００を論理回路にしたＬＵＴ２００の一例を示す説明図である。真理値表１１００では、ＡＤ２＝０，ＡＤ１＝１，ＡＤ０＝１の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝１，ＡＤ０＝１の場合とがＣＬＢＯＵＴ＝１になっている。そして、ＣＬＢ７００では、ＬＵＴＯＵＴの値が論理反転されてＣＬＢＯＵＴに出力されている。したがって、ＡＤ２＝０，ＡＤ１＝１，ＡＤ０＝１の場合と、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝０の場合と、ＡＤ２＝１，ＡＤ１＝１，ＡＤ０＝１の場合とがＬＵＴＯＵＴ＝０となる。

ＬＵＴ２００では、ＡＤ２＝０，ＡＤ１＝１，ＡＤ０＝１の場合にＬＵＴＯＵＴ＝０とするためにＤＰ１＿３にビアが挿入されている。そして、ＡＤ２＝１，ＡＤ１＝０，ＡＤ０＝０の場合にＬＵＴＯＵＴ＝０とするためにＤＰ１＿４にビアが挿入されている。そして、ＡＤ２＝１，ＡＤ１＝１，ＡＤ０＝１の場合にＬＵＴＯＵＴ＝０とするためにＤＰ１＿７にビアが挿入されている。その他の入力パターンでは、ＬＵＴＯＵＴ＝１であるため、ＤＰ１＿１と、ＤＰ１＿２と、ＤＰ１＿５と、ＤＰ１＿６にビアが挿入されていない。

このように、ＬＵＴ２００では、ＬＵＴＯＵＴに０が出力される場合、貫通電流が流れている。そのため、ＣＬＢＯＵＴの出力データが、０となる入力パターンが多い場合と、１となる入力パターンが多い場合とにより、どのビア挿入箇所にビアが挿入されるか否かが決定される。

ＣＬＢＯＵＴの出力データが１となる入力パターンが多い場合、出力データが０となる入力パターンに対応したＬＵＴ２００内のビア挿入箇所にビアが挿入される。そして、ＣＬＢ７００内のＬＵＴ２００の出力データが論理反転されるビア挿入箇所へビアが挿入されない。

一方、ＣＬＢＯＵＴの出力データが０となる入力パターンが多い場合、出力データが１となる入力パターンに対応したＬＵＴ２００内のビア挿入箇所にビアが挿入される。さらに、ＣＬＢ７００内のＬＵＴ２００の出力データが論理反転されるビア挿入箇所へビアが挿入される。これにより、貫通電流を減らすことができる。したがって、半導体集積回路の低消費電力化を図ることができる。つぎに、図１４および図１５にてＣＬＢ７００が複数接続された場合の例を示す。

図１４は、ＣＬＢ７００が複数接続された例を示す説明図である。一方のＣＬＢＯＵＴの出力がＥＸ＿ＬＵＴ＿ＩＮに入力されているＣＬＢ７００をマスターＣＬＢとし、他方のＣＬＢをスレーブＣＬＢとする。マスターＣＬＢの出力をＣＬＢＯＵＴ１とし、マスターＣＬＢ内のＬＵＴ２００の出力をＬＵＴＯＵＴ１とする。そして、スレーブＣＬＢの出力をＣＬＢＯＵＴ２とし、スレーブＣＬＢ内のＬＵＴ２００の出力をＬＵＴＯＵＴ２とする。

マスターＣＬＢでは、ＬＵＴＯＵＴ１またはＬＵＴＯＵＴ２の値がＤ−ＦＦ７０２に保存される。一方、スレーブＣＬＢでは、ＬＵＴＯＵＴ２の値がＤ−ＦＦ７０２に保存されず、直接マスターＣＬＢのＥＸ＿ＬＵＴ＿ＩＮ＿１に入力されている。つぎに、図１５にて２つのＣＬＢ７００が複数接続された場合の真理値表を示す。

図１５は、ＣＬＢ７００が複数接続された場合の真理値表を示す説明図である。真理値表１５００には、ＡＤ０〜ＡＤ３に入力される入力パターンによりＣＬＢＯＵＴ１とＣＬＢＯＵＴ２の出力が決定される。ＡＤ３＝０の場合、ＣＬＢＯＵＴ１には、ＣＬＢＯＵＴ２の値が出力される。そして、ＡＤ３＝１の場合、ＣＬＢＯＵＴ１には、ＬＵＴＯＵＴ１の値が出力される。

このように、ＣＬＢ７００を複数接続させることにより、ＬＵＴ７０１の入力端子７０１の個数を変化させることなく、入力パターンを増加させることができる。つぎに、図１６においてプリチャージ回路への入力について示す。

図１６は、プリチャージ回路への入力のタイミングチャートを示す説明図である。タイミングチャート１６００では、Ｄ−ＦＦ７０２内にデータを取り込むためのｃｌｋのタイミングと、プリチャージ回路の入力端子であるＰＣＡのタイミングと、Ｄ−ＦＦ７０２の出力タイミングを示している。たとえば、ｃｌｋの周期から４分の１周期異なるタイミングでＰＣＡを変化させる。

Ｄ−ＦＦ７０２がデータを取り込むｃｌｋの立ち上がりでは、プリチャージ回路がオン状態にされて、Ｄ−ＦＦ７０２がデータを取り込まないｃｌｋの立ち下がりでは、プリチャージ回路がオフの状態にされる。ｃｌｋのタイミングにＰＣＡを同期させることにより、プリチャージ回路が常にオンの状態になっている場合に比べて貫通電流を減らすことができる。したがって、ＣＬＢ７００の低消費電力化を図ることができる。

実施の形態２によれば、単一のビア層のビア挿入箇所の中から選択された箇所にビアが挿入されて論理が決定される。したがって、論理の異なる製品が開発される場合、製造の工程では、単一のビア層のみが変更される。したがって、開発期間の短縮化および低廉化を図ることができる。

（実施の形態３）
実施の形態３では、実施の形態２の複数のＣＬＢとこれらを接続する配線を含む半導体集積回路には単一のビア層が設けられ、このビア層は、実施の形態２のビア挿入箇所と、および配線のビア挿入箇所を有している。そして、半導体集積回路では、ビア挿入箇所の中から少なくとも１つの選択された箇所にビアが挿入されている。

図１７は、実施の形態３にかかる半導体集積回路を示す説明図である。半導体集積回路１７００は、ＣＬＢ７００とスイッチマトリックス１７０１と、ＣＬＢ入力配線１７０２と、ＣＬＢ出力配線１７０３と、配線群１７０４により構成されている。複数のＣＬＢ７００はアレイ状に配置されている。

そして、スイッチマトリックス１７０１によりＣＬＢ７００間が選択的に接続されている。ＣＬＢ入力配線１７０２により配線群１７０４とＣＬＢ７００の入力端子１０１とが選択的に接続されている。ＣＬＢ出力配線１７０３により配線群１７０４とＣＬＢ７００の出力端子１０２とが選択的に接続されている。上述したように各ＣＬＢ７００には、ＬＵＴ７０１と回路素子群が含まれている。

ＣＬＢ７００内の組み合わせ回路と等価な回路の論理は単一のビア層にある複数のビア挿入箇所にビアを挿入するか否かにより変更される。さらに、スイッチマトリックス１７０１は、単一のビア層内の複数のビア挿入箇所と、配線により構成されている。そして、スイッチマトリックス１７０１のビア挿入箇所を有する単一のビア層と同一のビア層がスイッチマトリックス１７０１のビア挿入箇所を有している。

これにより、単一のビア層のみの変更により論理の異なる半導体集積回路を開発することができ、低廉化を図ることができる。つぎに、図１８〜図２０にてスイッチマトリックス１７０１について示す。そして、図２１によりＣＬＢ入力配線１７０２について、図２２によりＣＬＢ出力配線１７０３について示す。

図１８は、スイッチマトリックス１７０１を示す説明図である。スイッチマトリックス１７０１には、複数のラウタースイッチ１８０１がアレイ状に配置されている。ラウタースイッチ１８０１は、単一のビア層にあるビア挿入箇所にビアを挿入するか否かにより配線が行われている。ラウタースイッチ１８０１により配線され、ＣＬＢ７００間が接続される。つぎに、図１９にてラウタースイッチ１８０１の構成を示す。

図１９は、ラウタースイッチ１８０１のレイアウトデータの一例を示す説明図である。ラウタースイッチ１８０１は、上層配線３０４と、下層配線３０３と、ビア挿入箇所であるＭＰ１〜ＭＰ１２により形成されている。ＭＰ１〜ＭＰ１２は、実施の形態１および２の単一のビア層と同一のビア層のビア挿入箇所である。どのビア挿入箇所にビアが挿入されるかＡの配線と、Ｂの配線と、Ｃの配線と、Ｄの配線の接続関係が決定される。つぎに、図２０にてラウタースイッチ１８０１による配線の一例を示す。

図２０は、ラウタースイッチ１８０１による配線の一例を３次元で示す説明図である。図２０では、ラウタースイッチ１８０１は、ＭＰ１〜ＭＰ５と、ＭＰ１１と、ＭＰ１２にビア３０６が挿入されている。したがって、Ａの配線と、Ｃの配線と、Ｄの配線がビア３０６を介して接続されている。

上述したようにビア３０６は、ＬＵＴ７００内での論理を変更するためのビアと同一層のビアである。したがって、ラウタースイッチ１８０１のすべてのビア３０６とＬＵＴ内のスタックビア３０７のＶ２とが同一のビア層である。これにより、単一のビア層内にビアを挿入するか否かのみで配線の異なる半導体集積回路を開発することができる。つぎに、図２１にてＣＬＢ入力配線１７０２について示す。

図２１は、ＣＬＢ入力配線１７０２を示す説明図である。ＣＬＢ入力配線１７０２は、上層配線３０４と、ＩＮＰ１＿０〜ＩＮＰ１＿Ｎと、ＩＮＰ２＿０〜ＩＮＰ２＿Ｎと、ＩＮＰ３＿０と〜ＩＮＰ３＿Ｎとにより形成されている。ＩＮＰ１＿０〜ＩＮＰ１＿Ｎと、ＩＮＰ２＿０〜ＩＮＰ２＿Ｎと、ＩＮＰ３＿０と〜ＩＮＰ３＿Ｎはビア挿入箇所である。そして、ＩＮＰ１＿０〜ＩＮＰ１＿Ｎと、ＩＮＰ２＿０〜ＩＮＰ２＿Ｎと、ＩＮＰ３＿０と〜ＩＮＰ３＿Ｎのビア層は、上述したＬＵＴ内のビア挿入箇所と同一のビア層である。

ＡＤ０〜ＡＤＮは、上層配線３０４により形成されている。したがって、ＣＬＢ入力配線１７０２のどのビア挿入箇所にビアを挿入するか否かにより上層配線３０４と下層配線３０３とが選択的に接続される。そして、ＣＬＢ７００に入力される入力データが決定される。つぎに、図２２にてＣＬＢ１７０３について説明する。

図２２は、ＣＬＢ出力配線１７０３を示す説明図である。ＣＬＢ出力配線１７０３は、上層配線３０４と、ＯＵＴＰ１〜ＯＵＴＰ３により形成されている。ＯＵＴＰ１〜ＯＵＴＰ３は、ビア挿入箇所である。ＯＵＴＰ１〜ＯＵＴＰ３のビア層は、上述したＬＵＴ内のビア挿入箇所であるスタックビア３０７のＶ２と同一層である。

上述したレイアウトデータ３００のようにＣＬＢＯＵＴは、上層配線３０４により形成されている。したがって、ＣＬＢ出力配線１７０３のどのビア挿入箇所にビアを挿入するか否かにより上層配線３０４と下層配線３０３とが選択的に接続される。そして、ＣＬＢ７００の出力データが、他のＣＬＢ７００の入力データとして入力される。

実施の形態３において、単一のビア層のビア挿入箇所の中から選択された箇所にビアが挿入されて論理および配線が決定される。したがって、異なる論理を有する半導体集積回路を新たに製造される場合、製造の工程では、単一のビア層のみが変更される。したがって、開発期間を短縮化することができ、低廉化を図ることができる。つぎに、図２３にて本実施の形態を用いたエンベデッドアレイを示す。

図２３は、本実施の形態を用いたエンベデッドアレイの一例を示す説明図である。エンベデッドアレイ２３００は、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）やＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ）、ＦＬＡＳＨ Ｍｅｍｏｒｙ、Ｐｅｒｉｐｈｅｒａｌ Ｃｉｒｃｕｉｔ、Ｍｉｘ／Ａｎａｌｏｇ ＣｉｒｃｕｉｔなどのスタンダードセルのＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）と、単一のビア層により論理の変更が可能な領域２３０１を含む構成である。また、たとえば、ＩＰコア間がラウタースイッチ１８０１により接続されている。単一のビア層のみの変更でエンベデッドアレイ２３００内のＩＰ間配線や領域２３０１を修正することができる。

スタンダードセルにより構成されるＩＰと、本実施の形態１〜３のＣＬＢ７００およびスイッチマトリックス１７０１により構成される論理の変更が必要な回路とが同一の半導体集積回路上に集積される。これにより、半導体集積回路の面積の縮小化を図ることができる。したがって、低廉化を図ることができる。

つぎに、本実施の形態１〜３にかかるＬＵＴおよび半導体集積回路の製造方法について説明する。まず、単一のビア層のビア挿入箇所の中から論理に基づき選択された箇所のレジストを露光する。具体的には、たとえば、電子ビーム描画装置を用い、選択された箇所の座標情報に基づきウェハー上に電子ビームが当てられレジストが露光される。そして、露光された箇所の絶縁層をエッチングする。したがって、選択された箇所には、ビアホールが形成される。そして、ビアホールに導体金属が充填され、ビアが形成される。

したがって、異なる論理を有する半導体集積回路が新たに製造される場合、ビアホールを形成するための露光工程以外の工程には、変更が生じない。そのため、特殊な製造の工程を用いる必要がないため、製造が容易である。そして、開発期間を短縮化することができ、低廉化を図ることができる。

上述したＬＵＴおよびＣＬＢ７００内の論理が、ＳＲＡＭなどの保存素子ではなく単一のビア層のビア挿入箇所にビアを挿入するか否かにより決定される。さらに、スイッチマトリックス１７０１の配線が、単一のビア層のビア挿入箇所にビアを挿入するか否かにより決定される。そして、ＬＵＴおよびＣＬＢ７００内のすべてのビア挿入箇所とスイッチマトリックス１７０１のすべてのビア挿入箇所を同一のビア層とする。

以上説明したように、ＬＵＴおよびＬＵＴの製造方法によれば、単一のビア層のビア挿入箇所の中から少なくとも１つの箇所にビアが挿入されて論理が決定されることで、動作の高速化を図ることができる。そして、集積度の向上を図ることができる。

また、ＬＵＴは、２^Nの入力パターンに基づいてオンとオフの状態が決定されるＮ×２^N個のトランジスタにより構成される選択回路を備えることにより、単純な構成でＬＵＴを実現することができる。

また、ＬＵＴは、Ｎ×２^N個未満、式２を満たす個数以上のトランジスタにより構成される選択回路を備えることにより、トランジスタの個数を減らすことができる。これにより、ＬＵＴの面積の縮小化および低廉化を図ることができる。

また、ビア挿入箇所の少なくとも一部を一列に配置させることで、ビアを挿入するか否かの変更を容易に行うことができる。したがって、容易にＬＵＴの製造を行うことができる。

以上説明したように、半導体集積回路および半導体集積回路の製造方法によれば、ＬＵＴとその外部にある回路素子群を含む半導体集積回路には単一のビア層が設けられ、単一のビア層は、ＬＵＴの２^N個のビア挿入箇所と、回路素子群のビア挿入箇所を有し、選択されたビア挿入箇所にビアが挿入されている。これにより、単一のビア層のビア挿入箇所の中から選択された箇所にビアが挿入されて論理が決定される。したがって、開発期間の短縮化および低廉化を図ることができる。

また、半導体集積回路の出力データを０とする入力パターンの数が１とする入力パターンの数より多い半導体集積回路を製造する場合、ＬＵＴ内のビア挿入箇所の中からＬＵＴの出力データの論理を反転させる箇所にビアが挿入される。さらに、外部の回路素子群のビア挿入箇所の中からＬＵＴの出力データの論理を反転させる箇所にビアが挿入される。これにより、貫通電流を減らすことができる。したがって、半導体集積回路の低消費電力化を図ることができる。

また、複数の半導体集積回路と、半導体集積回路間を選択的に接続させる単一のビア層と同一のビア層内にビア挿入箇所とを、少なくとも１つのビア挿入箇所に挿入されるビアとを備えることで、単一のビア層のみで配線が行われる。したがって、開発期間の短縮化および低廉化を図ることができる。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）Ｎ個の入力端子から入力される２^Nの入力パターンに対応した２^N個のビア挿入箇所を有する単一のビア層と、
前記ビア挿入箇所の中から少なくとも１つの箇所に挿入され、前記入力端子と出力端子とを接続させるビアと、を備えることを特徴とするルックアップテーブル。

（付記２）前記２^Nの入力パターンに基づいてオンとオフの状態が決定されるＮ×２^N個のトランジスタにより構成される選択回路を備えることを特徴とする付記１に記載のルックアップテーブル。

（付記３）前記２^Nの入力パターンに基づいてオンとオフの状態が決定され、下記式を満たす個数のトランジスタにより構成される選択回路を備えることを特徴とする付記１に記載のルックアップテーブル。

（付記４）前記２^Nのビア挿入箇所の少なくとも一部が一列に配置されていることを特徴とする付記１に記載のルックアップテーブル。

（付記５）付記１〜４に記載のルックアップテーブルと、
前記ルックアップテーブルの外部にある回路素子群と、
前記ルックアップテーブルの前記単一のビア層と同一層にあるビア挿入箇所を有する領域と、
前記領域内の前記ビア挿入箇所に挿入され、前記回路素子群内の回路素子間を接続させるビアと、
前記領域内の前記ビア挿入箇所に挿入され、前記回路素子と前記ルックアップテーブルの前記出力端子とを接続させるビアと、を備えることを特徴とする半導体集積回路。

（付記６）付記５に記載の複数の半導体集積回路と、
前記複数の半導体集積回路からの配線を選択的に接続させる前記単一のビア層と同一層にあるビア挿入箇所を有する領域と、
前記領域内の前記ビア挿入箇所の中から少なくとも１つの箇所に挿入され、前記半導体集積回路間を接続させるビアと、を備えることを特徴とする半導体集積回路。

（付記７）単一のビア層に形成されている、Ｎ個の入力端子から入力される２^Nの入力パターンに対応した２^N個のビア挿入箇所の中から選択された箇所に、ビアホールを形成する形成工程と、
前記形成工程により形成されたビアホールにビアを挿入する挿入工程と、
を含むことを特徴とするルックアップテーブルの製造方法。

（付記８）前記形成工程は、
少なくとも一部が一列に配置されている前記ビア挿入箇所の中から選択された箇所にビアホールを形成することを特徴とする付記７に記載のルックアップテーブルの製造方法。

（付記９）ルックアップテーブルとその外部にある回路素子群を含む半導体集積回路の製造方法であって、
前記ルックアップテーブルおよび前記回路素子群に共通の単一のビア層に形成されている、前記ルックアップテーブルのＮ個の入力端子から入力される２^Nの入力パターンに対応した２^N個のビア挿入箇所および前記回路素子群のビア挿入箇所の中から選択された箇所に、ビアホールを形成する形成工程と、
前記形成工程により形成されたビアホールにビアを挿入する挿入工程と、
を含むことを特徴とする半導体集積回路の製造方法。

（付記１０）前記形成工程は、
前記２^Nの入力パターンの内、前記半導体集積回路の出力データを０とする入力パターンの数が出力データを１とする入力パターンの数より多い半導体集積回路を製造する場合、前記ルックアップテーブル内のビア挿入箇所の中から出力データを１とする入力パターンに対応する箇所と、前記回路素子群のビア挿入箇所の中から前記ルックアップテーブルの出力データの論理を反転させる箇所にビアホールを形成することを特徴とする付記９に記載の半導体集積回路の製造方法。

（付記１１）ルックアップテーブルとその外部にある回路素子群を含む複数の論理ブロックおよびこれらを接続する配線を有する半導体集積回路の製造方法であって、
前記論理ブロックおよび前記配線に共通の単一のビア層に形成されている、前記ルックアップテーブルのＮ個の入力端子から入力される２^Nの入力パターンに対応した２^N個のビア挿入箇所、前記回路素子群のビア挿入箇所、および前記配線のビア挿入箇所の中から選択された箇所にビアホールを形成する形成工程と、
前記形成工程により形成されたビアホールにビアを挿入する挿入工程と、
を含むことを特徴とする半導体集積回路の製造方法。

１００，２００，５００，７０１ ルックアップテーブル
１０１ 入力端子
１０２ 出力端子
３０６，Ｖ２ ビア
１７００ 半導体集積回路
ＣＰ１〜ＣＰ１０，ＤＰ０＿０〜ＤＰ０＿７，ＤＰ１＿０〜ＤＰ１＿７，ＤＰ２＿０〜ＤＰ２＿１５，ＭＰ１〜ＭＰ１２，ＩＮＰ１＿０〜ＩＮＰ１＿Ｎ，ＩＮＰ２＿０〜ＩＮＰ２＿Ｎ，ＩＮＰ３＿０〜ＩＮＰ３＿Ｎ，ＯＵＴＰ１〜ＯＵＴＰ３ ビア挿入箇所
Ｍ０＿１〜Ｍ０＿２４，Ｍ１＿１〜Ｍ１＿１４，Ｍ２＿１〜Ｍ２＿３０ トランジスタ

Claims (5)

1. Ｎ個の入力端子と、前記Ｎ個の入力端子に入力される２^Nの入力パターンに基づいて２^N個の端子に第１の出力データを出力する第１の回路素子群と、前記２ ^N 個の端子のそれぞれにビア層を配置できる２ ^N 個の第１の領域と、前記第１の領域の中から少なくとも１つの箇所に挿入され、前記第１の回路素子群の２ ^N 個の端子と出力端子とを接続させる第１のビアと、を有するルックアップテーブルと、
   反転素子と、
   前記第１の出力データに基づいて第２の出力データを出力する第２の回路素子群と、
   前記ルックアップテーブルの出力端子と前記反転素子の入力端子との間にビア層を配置できる第２の領域と、
   前記ルックアップテーブルの出力端子と前記第２の回路素子群の入力端子との間にビア層を配置できる第３の領域と、
   前記反転素子の出力端子と前記第２の回路素子群の入力端子との間にビア層を配置できる第４の領域と、
   を有し、
   前記第１の出力データに基づいて出力される前記第２の出力データの論理値のＨレベルである第１論理値の個数が、Ｌレベルである第２論理値の個数以上の場合に、
   前記第３の領域に挿入され、前記ルックアップテーブルの出力端子と前記第２の回路素子群の入力端子とを接続させる第２のビアを有し、
   前記第１の出力データに基づいて出力される前記第２の出力データの論理値の前記第１論理値の個数が、前記第２論理値の個数より少ない場合に、
   前記第２の領域に挿入され、前記ルックアップテーブルの出力端子と前記反転素子の入力端子の入力端子とを接続させる第３のビアと、
   前記第４の領域に挿入され、前記反転素子の出力端子と前記第２の回路素子群の入力端子とを接続させる第４のビアとを有することを特徴とする半導体集積回路。
2. 前記第１の回路素子群は、
   前記２^Nの入力パターンに基づいてオンとオフの状態が決定されるＮ×２^N個のトランジスタにより構成される選択回路を備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第１の回路素子群は、
   前記２^Nの入力パターンに基づいてオンとオフの状態が決定され、下記式を満たす個数のトランジスタにより構成される選択回路を備えることを特徴とする請求項１に記載の半導体集積回路。
   

   
4. 前記２^N 個の第１の領域の少なくとも一部が一列に配置されていることを特徴とする請求項１に記載の半導体集積回路。
5. 請求項１に記載の半導体集積回路を複数個有し、
   前記複数個の半導体集積回路からの配線を選択的に接続させるビア層を配置できる第５の領域と、
   前記第５の領域の中から少なくとも１つの箇所に挿入され、前記半導体集積回路間を接続させる第５のビアと、を備えることを特徴とする半導体集積回路。

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