KR100443363B1 - 반도체 소자의 금속배선 형성방법 - Google Patents
반도체 소자의 금속배선 형성방법 Download PDFInfo
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Abstract
본 발명은 금속배선의 패터닝을 위한 식각 공정시 층간절연막 상에 배리어 금속막이 잔류하는데 기인한 브리지 현상 및 배선 손상을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다. 본 발명의 일 측면에 따르면, 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 표면을 따라 폴리실리콘막, 티타늄막 및 티타늄질화막을 순차적으로 형성하는 단계; 상기 폴리실리콘막, 상기 티타늄막 및 상기 티타늄질화막이 형성된 상기 콘택홀에 매립되도록 상기 기판 전면에 플러그용 제 1 금속막을 형성하는 단계; 상기 제 1 금속막이 형성된 기판을 열처리하여 상기 폴리실리콘막과 상기 티타늄막을 반응시켜 티타늄실리사이드막을 형성하는 단계; 상기 티타늄질화막이 노출되도록 상기 제 1 금속막을 전면식각하여 콘택플러그를 형성하는 단계; 상기 콘택플러그가 형성된 상기 기판 전면에 배선용 제 2 금속막을 형성하는 단계; 및 상기 제 2 금속막, 상기 티타늄질화막 및 상기 티타늄실리사이드막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 금속배선 형성 공정에 관한 것이며, 더 자세히는 배리어 금속막 형성 공정에 관한 것이다.
반도체 소자 제조시, 소자간이나 소자와 외부회로 사이를 전기적으로 연결시키기 위하여 배선을 형성하며, 특히 낮은 저항이 요구되는 부분에는 알루미늄, 텅스텐 및 구리 등의 금속을 주 배선물질로 이용하는 금속배선을 형성한다. 또한, 금속배선의 형성 시에서는, 주 배선 물질 이외에도 배선 이외의 영역인 실리콘 활성영역이나 절연막 등으로 금속 원자들이 확산침투하는 것을 방지하기 위하여, 금속배선과 절연막 또는 활성영역 사이에 티타늄막/티타늄질화막(Ti/TiN)의 배리어(barrier) 금속막을 형성한다.
도 1은 상기 배리어 금속막이 적용된 종래의 반도체 소자의 배선을 나타낸 단면도로서, 도 1을 참조하여 그 형성방법을 간략하게 설명한다.
도 1을 참조하면, 반도체 기판(10) 상에 층간절연막(11)을 형성하고, 기판(10)의 일부가 노출되도록 층간절연막(11)을 식각하여 콘택홀을 형성한다. 그 다음, 콘택홀 표면 및 층간절연막(11) 상에 배리어 금속막으로서 Ti막(12) 및 TiN막(13)을 적층한다. 그 후, 배리어 금속막이 형성된 콘택홀에 매립되도록 기판 전면 상에 플러그용 금속막으로서 텅스텐막을 증착하고 TiN막(13)의 표면이 노출되도록 전면 식각하여 플러그(14)를 형성한다. 그 다음, 기판 전면 상에 배선용 금속막으로서 알루미늄막(15)을 증착하고, Cl2개스를 이용하여 알루미늄막(15), TiN막(13), 및 Ti막(12)을 식각하여 금속배선을 형성한다.
그러나, Cl2개스를 이용한 식각시, 알루미늄막(15)의 높은 식각속도에 의해 알루미늄막(15)은 빨리 식각되는 반면, TiN/Ti막의 상대적으로 느린 식각속도에 의해, 도 1에 도시된 바와 같이, 식각 종료 후에도 Ti막(12)이 잔류하여, 인접 배선과의 브리지를 유발하는 원인으로 작용한다. 또한, 이러한 Ti막(12)을 완전히 제거하기 위하여 과도식각(over etch)을 충분하게 수행하게 되면, 브리지 현상을 방지할 수는 있으나 알루미늄막(15)의 손상을 야기시켜, 결국 배선의 신뢰성을 저하시킨다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 금속배선의 패터닝을 위한 식각 공정시 층간절연막 상에 배리어 금속막이 잔류하는데 기인한 브리지 현상 및 배선 손상을 방지할 수 있는 반도체 소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 금속배선을 나타낸 단면도.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도.
※도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 21 : 층간절연막
22 : 폴리실리콘막 23 : Ti막
24 : TiN막 25 : TiSix막
26 : 플러그 27 : 알루미늄막
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀이 형성된 전체 구조 표면을 따라 폴리실리콘막, 티타늄막 및 티타늄질화막을 순차적으로 형성하는 단계; 상기 폴리실리콘막, 상기 티타늄막 및 상기 티타늄질화막이 형성된 상기 콘택홀에 매립되도록 상기 기판 전면에 플러그용 제 1 금속막을 형성하는 단계; 상기 제 1 금속막이 형성된 기판을 열처리하여 상기 폴리실리콘막과 상기 티타늄막을 반응시켜 티타늄실리사이드막을 형성하는 단계; 상기 티타늄질화막이 노출되도록 상기 제 1 금속막을 전면식각하여 콘택플러그를 형성하는 단계; 상기 콘택플러그가 형성된 상기 기판 전면에 배선용 제 2 금속막을 형성하는 단계; 및 상기 제 2 금속막, 상기 티타늄질화막 및 상기 티타늄실리사이드막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법이 제공된다.
바람직하게, 폴리실리콘막은 530 내지 570℃의 온도에서 50 내지 200Å의 두께로 형성하고, 열처리는 급속열처리 공정으로 800 내지 1000℃의 온도에서 30 내지 200초 동안 수행한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 반도체 소자의 금속배선 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 기판(20)의 일부가 노출되도록 층간절연막(21)을 식각하여 콘택홀을 형성한다. 그 다음, 콘택홀 표면 및 층간절연막(21) 상에 폴리실리콘막(22), Ti막(23), 및 TiN막(23)을 순차적으로 형성한다. 바람직하게, 폴리실리콘막(22)은 530 내지 570℃의 온도에서 50 내지 200Å의 두께로 증착한다.
도 2b를 참조하면, 콘택홀이 완전히 매립되도록 기판 전면에 플러그용 금속막으로서 텅스텐막을 증착한다. 그 다음, 텅스텐막이 증착된 상기 기판을 열처리하여 폴리실리콘막(22)과 Ti막(23)을 반응시켜 티타늄실리사이드(TiSix)막(25)을 형성한다. 바람직하게, 열처리는 급속열처리(Rapid Thermal Annealing; RTA) 공정으로 800 내지 1000℃의 온도에서 30 내지 200초 동안 수행한다. 그 다음, TiN막(24)의 표면이 노출되도록 텅스텐막을 전면 식각하여 플러그(26)를 형성한다.
도 2c를 참조하면, 플러그(26)가 형성된 기판 전면 상에 배선용 금속막으로서 알루미늄막(27)을 증착하고, 종래와 같은 Cl2개스를 이용하여, 알루미늄막(27), TiN막(24), 및 TiSix막(25)을 식각하여 금속배선을 형성한다.
상기 실시예에 의하면, 배리어 금속막에 폴리실리콘을 적용하여 티타늄막을 티타늄실리사이드(TiSix)의 조성을 갖도록 하여 Cl2개스에 대한 식각속도를 향상시켜 알루미늄막과의 식각속도차를 감소시킴으로써, 배선형성을 위한 식각 후 종래와 같은 배리어 금속막의 잔류를 방지할 수 있다. 따라서, 이러한 배리어 금속막의 잔류로 인한 브리지를 방지할 수 있을 뿐만 아니라 과도식각을 수행할 필요가 없기 때문에 배선의 손상 등도 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 배리어 금속막에 티타늄실리사이드막을 적용하여 배선형성을 위한 식각시 배리어 금속막의 잔류로 인한 브리지 현상 및 배선 손상 등을 방지함으로써, 배선의 신뢰성을 향상시킬 수 있다.
Claims (9)
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- 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 상기 기판의 일부를 노출시키는 콘택홀을 형성하는 단계;상기 콘택홀이 형성된 전체 구조 표면을 따라 폴리실리콘막, 티타늄막 및 티타늄질화막을 순차적으로 형성하는 단계;상기 폴리실리콘막, 상기 티타늄막 및 상기 티타늄질화막이 형성된 상기 콘택홀에 매립되도록 상기 기판 전면에 플러그용 제 1 금속막을 형성하는 단계;상기 제 1 금속막이 형성된 기판을 열처리하여 상기 폴리실리콘막과 상기 티타늄막을 반응시켜 티타늄실리사이드막을 형성하는 단계;상기 티타늄질화막이 노출되도록 상기 제 1 금속막을 전면식각하여 콘택플러그를 형성하는 단계;상기 콘택플러그가 형성된 상기 기판 전면에 배선용 제 2 금속막을 형성하는 단계; 및상기 제 2 금속막, 상기 티타늄질화막 및 상기 티타늄실리사이드막을 식각하여 금속배선을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서,상기 폴리실리콘막은 530 내지 570℃의 온도에서 50 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서,상기 열처리는 급속열처리 공정으로 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 6 항에 있어서,상기 급속열처리 공정은 800 내지 1000℃의 온도에서 30 내지 200초 동안 수행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 4 항에 있어서,상기 제 1 금속막은 텅스텐막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
- 제 8 항에 있어서,상기 제 2 금속막은 알루미늄막인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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