[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100434201B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100434201B1
KR100434201B1 KR10-2001-0033944A KR20010033944A KR100434201B1 KR 100434201 B1 KR100434201 B1 KR 100434201B1 KR 20010033944 A KR20010033944 A KR 20010033944A KR 100434201 B1 KR100434201 B1 KR 100434201B1
Authority
KR
South Korea
Prior art keywords
semiconductor package
chip
pad
semiconductor
main
Prior art date
Application number
KR10-2001-0033944A
Other languages
English (en)
Other versions
KR20020095753A (ko
Inventor
박계찬
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR10-2001-0033944A priority Critical patent/KR100434201B1/ko
Priority to US10/167,558 priority patent/US6689637B2/en
Priority to TW091112957A priority patent/TWI243436B/zh
Priority to CNB021265887A priority patent/CN100380658C/zh
Priority to JP2002175847A priority patent/JP2003060155A/ja
Publication of KR20020095753A publication Critical patent/KR20020095753A/ko
Application granted granted Critical
Publication of KR100434201B1 publication Critical patent/KR100434201B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05184—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00015—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed as prior art
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명은 경박 단소화 및 패키지 제품의 신뢰도를 증진시킬 수 있도록 한다는 것으로, 이를 위하여 본 발명은, 금속 필름, 세라믹, 기판 등의 베이스에 와이어 본딩, 테이프 본딩, 플립칩 본딩 등을 이용하여 다수개의 반도체 칩을 부착하는 종래의 반도체 패키지와는 달리, 리드 프레임이나 기판의 역할을 하는 하나의 반도체 칩 상에 금속 패턴을 이용하여 다수의 반도체 칩을 직접 부착하기 때문에 반도체 패키지의 경박 단소화 및 저 가격화를 효과적으로 실현할 수 있으며, 금속 패턴을 이용하여 반도체 칩간을 직접 연결하기 때문에 반도체 패키지의 전기적 특성에 대한 신뢰도를 더욱 증진시킬 수 있는 것이다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND FABRICATION METHOD}
본 발명은 반도체 패키지에 관한 것으로, 더욱 상세하게는 다수개의 반도체 칩을 포함하는 멀티형 반도체 패키지 및 이를 제조하는데 적합한 반도체 패키지 제조 기법에 관한 것이다.
최근 들어, 반도체 칩(반도체 소자) 등을 이용하는 거의 모든 전자 시스템(예를 들면, 컴퓨터, PCS, 셀룰러폰, PDA 등)은 소비자(이용자)들의 욕구 충족을 위해 점진적으로 고기능화 및 경박 단소화 되어 가는 추세이고, 이러한 추세에 순응할 수 있는 설계 및 제조 공정 기술의 획기적인 발전에 따라 전자 시스템에 채용되는 반도체 칩 또한 고 기능화 및 경박 단소화 되어 가고 있으며, 이러한 추세에 부응하여 반도체 패키지 또한 경박 단소화 되어 가고 있다.
잘 알려진 바와 같이, 반도체 칩을 패키지하는 기술로는 멀티칩 모듈(MCM : multi chip module) 패키지와 멀티칩 패키지(MCP : multi chip package) 등이 있다.
상기한 종래 방법 중 멀티칩 모듈(MCM) 패키지는, 예를 들면 박막의 금속 필름, 세라믹 또는 기판 등의 위에 다수개의 반도체 칩을 부착, 즉 일 예로서 도 3에 도시된 바와 같이, 박막의 금속 필름, 세라믹 또는 기판으로 된 베이스(300) 위에 와이어 본딩, 테이프 본딩, 플립칩 본딩 등의 방법을 이용하여 다수개의 반도체 칩(302, 304, 306)을 부착하여 패키지하는 기술이다.
일 예로서, 반도체 칩(302)은 와이어 본딩을 통해 부착되며, 반도체 칩(304)은 테이프 본딩을 통해 부착되고, 반도체 칩(306)은 플립칩 본딩을 통해 부착된 것을 의미하며, 참조번호 308은 PGA 입출력 단자를, 310은 BGA 입출력 단자를 각각 의미한다.
한편, 종래 방법 중 멀티칩 패키지(MCP)는 2개 이상의 반도체 칩을 한정된 크기의 패키지 안에 실장하는 기술로서 와이어 본딩을 이용하여 리드 프레임이나 기판 상에 다수의 반도체 칩을 실장하는 기술인 것으로, 일 예로서 도 4에 도시된 바와 같이, 와이어 본딩을 통해 기판(402) 상에 다수의 반도체 칩(404a, 404b)을 탑재시키고, 와이어(408)를 이용하여 각 반도체 칩(404a, 404b)의 패드를 외부 리드(406)에 연결하는 구조를 가지며, 전체적인 구조가, 예를 들면 에폭시 몰딩 컴파운드(400)(epoxy molding compound : EMC) 등에 매립되는 형태를 갖는다.
그러나, 상술한 바와 같은 종래의 멀티칩 모듈 패키지 및 멀티칩 패키지는 박막의 금속 필름, 세라믹 또는 기판으로 된 베이스 위에 필요로 하는 다수개의 반도체 칩을 와이어 본딩, 테이프 본딩, 플립칩 본딩 등의 방법을 이용하여 부착하거나 혹은 와이어 본딩을 통해 기판 상에 다수의 반도체 칩을 실장하여 에폭시 몰딩 컴파운드로 매립하는 구조적인 특성 때문에 경박 단소화에 근본적인 한계를 가질 수밖에 없다.
또한, 종래 패키지는 와이어 등을 이용하기 때문에 반도체 칩의 패드와 외부 리드간을 연결하는 구조를 갖기 때문에 반도체 패키지의 품질 및 신뢰도가 떨어진다는 문제(즉, 전기적 특성의 저하 문제)가 있으며, 특히 EMC를 이용한 종래의 반도체 패키지는 에폭시 몰딩 컴파운드(EMC)에서 발생하는 알파 입자원으로 인해 반도체 패키지의 신뢰도가 현저하게 저하되는 문제를 가지며, 또한 EMC로 인해 디바이스의 액티브 영역이 오염됨으로서, 패키지의 신뢰도를 더욱 저하시키는 문제를 갖는다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 경박 단소화 및 패키지 제품의 신뢰도를 증진시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 일 관점의 일 형태에 따른 본 발명은, 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지에 있어서, 리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이 형성된 메인 반도체 칩; 접착제를 통해 상기 메인 반도체 칩 상의 소정 부분에 접착되며, 외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩; 상기 적어도 하나의 서브 반도체 칩을 매립하는 형태로 상기 메인 반도체 칩 상에 형성되며, 상기 메인칩 패드들과 서브칩 패드들의 상부를 선택적으로 노출시키는 절연층; 임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴; 및 상기 다수의 금속 패턴 상의 소정 부분에 각각 형성된 다수의 솔더 랜드로 이루어진 반도체 패키지를 제공한다.
상기 목적을 달성하기 위한 일 관점의 다른 형태에 따른 본 발명은, 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지에 있어서, 리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이 형성된 메인 반도체 칩; 상기 메인 반도체 칩 상의 소정 부분에 형성된 접착제; 상기 접착제 상에 부착되며, 외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩; 상기 적어도 하나의 서브 반도체 칩을 매립하는 형태로 상기 메인 반도체 칩 상에 형성되며, 상기 메인칩 패드들과 서브칩 패드들의 상부를 선택적으로 노출시키는 절연층; 임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴; 상기 다수의 금속 패턴 상의 소정 부분에 각각 형성된 다수의 솔더 랜드; 상기 다수의 솔더 랜드를 제외한 상기 메인 반도체 칩의 상부를 밀봉하는 밀봉재; 및 상기 다수의 솔더 랜드 상에 형성된 다수의 솔더 볼로 이루어진 반도체 패키지를 제공한다.
상기 목적을 달성하기 위한 다른 관점에 따른 본 발명은, 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지를 제조하는 방법에 있어서, 리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이 형성된 메인 반도체 칩 상의 소정 부분에 접착제를 도포하는 과정; 외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩을 상기 접착제 상에 부착하는 과정; 상기 적어도 하나의 서브 반도체 칩을 매립하며, 상기 메인칩 패드들 및 서브칩 패드들을 노출시키는 형태로 절연층을 형성하는 과정; 임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴을 형성하는 과정; 상기 다수의 금속 패턴이 형성된 메인 반도체 칩의 전면에 밀봉재를 도포한 후 선택된 각 금속 패턴의 상부 일부를 노출시키는 과정; 상기 노출된 금속 패턴의 상부에 솔더 랜드를 형성하는 과정; 및 상기 각 솔더 랜드의 상부에 솔더 볼을 부착하는 과정으로 이루어진 반도체 패키지 제조 방법을 제공한다.
도 1a 내지 1k는 본 발명의 바람직한 실시 예에 따라 반도체 패키지를 제조하는 과정을 도시한 공정 순서도,
도 2는 본 발명의 바람직한 실시 예에 따라 제조된 반도체 패키지의 평면도,
도 3은 종래 멀티칩 모듈(MCM) 패키지의 단면도,
도 4는 종래 멀티칩 패키지(MCP)의 단면도.
<도면의 주요부분에 대한 부호의 설명>
100 : 메인 반도체 칩 102 : 메인칩 패드
104 : 절연층 106 : 하부 장벽층
108 : 시드층 110 : 포토레지스트 패턴
112 : 금속층 114 : 마스크 패턴
116 : 금속 패턴 118 : 밀봉층
120 : 솔더 랜드 122 : 솔더 볼
130, 150 : 서브 반도체 칩 130a, 150a : 접착제
132, 152 : 서브칩 패드
본 발명의 상기 및 기타 목적과 여러 가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.
이하 첨부된 도면을 참조하여 본 고안의 바람직한 실시 예에 대하여 상세하게 설명한다.
본 발명의 핵심 기술요지는, 금속 필름, 세라믹, 기판 등의 베이스에 와이어 본딩, 테이프 본딩, 플립칩 본딩 등을 이용하여 다수개의 반도체 칩을 부착하는 종래의 반도체 패키지와는 달리, 리드 프레임이나 기판의 역할을 하는 하나의 반도체 칩 상에 금속 패턴을 이용하여 다수의 반도체 칩을 직접 부착한다는 것으로, 이러한 기술적 수단을 통해 본 발명에서 목적으로 하는 바를 쉽게 달성할 수 있다.
도 1a 내지 1k는 본 발명의 바람직한 실시 예에 따라 반도체 패키지를 제조하는 과정을 도시한 공정 순서도이다.
도 1a를 참조하면, 리드 프레임이나 기판의 역할을 하는 하나의 반도체 칩, 즉 외주변을 따라 다수의 메인칩 패드(102)가 형성된 메인 반도체 칩(100) 상의 소정 부분에 서브 반도체 칩(130, 150)을 부착하기 위한 접착제(130a, 150a)를 도포한다. 이때, 접착제(130a, 150a)는 175℃ 이상의 온도 조건에서 5분 내지 30분 이하에서 경화(curing)되는 수지를 사용하는 것이 바람직하고, 그 종류로서는 열적 방산이 좋은 비전도성 폴리머가 바람직하며, 그 두께는 1밀(mil) 이하가 바람직하다.
여기에서, 메인 반도체 칩과 서브 반도체 칩은 마이크로 프로세서와 메모리, 마이크로 프로세서와 비메모리, 메모리와 비메모리 등이 될 수 있다.
도 1b는 도 1a의 A-A'선을 따라 취한 단면도이며, 이하에서는 설명의 편의와 이해의 증진을 위해 단면도, 특히 도 1c에 도시된 B-B'선을 따라 취한 부분 단면도를 기준으로 하여 본 발명에 따라 반도체 패키지를 제조하는 과정에 대하여 설명한다.
도 1c를 참조하면, 메인 반도체 칩(100) 상의 소정 위치에 도포된 접착제(130a, 150a) 위에 다수의 서브 칩 패드(132, 152)를 각각 갖는 서브 반도체 칩(130, 150)을 부착한다. 여기에서, 서브 반도체 칩(130, 150)의 크기는 적어도 메인 반도체 칩(100)의 크기보다 작으며, 메인 반도체 칩(100)의 두께는 5밀(mil) 내지 30밀(mil) 정도가 바람직하고, 서브 반도체 칩(130, 150)의 두께는 1밀(mil) 이하가 바람직하다.
또한, 메인 반도체 칩(100)에 형성된 메인칩 패드(102)의 크기와 서브 반도체 칩(130, 150)에 형성된 서브칩 패드(132, 152)의 크기는 25㎛ 내지 150㎛ 정도가 바람직하다.
이어서, 메인 반도체 칩(100) 상에 서브 반도체 칩(130, 150)을 완전히 매립하는 형태로 하여 수지, 즉 절연층(104)을 형성하고, 마스크 패턴을 이용하는 식각 공정을 수행하여 절연층(104)의 일부를 선택적으로 제거함으로써, 일 예로서 도 1d에 도시된 바와 같이, 메인 반도체 칩(100)에 형성된 메인칩 패드(102)와 서브 반도체 칩(130)에 형성된 서브칩 패드(132)의 상부를 노출시킨다. 여기에서,절연층(104)으로는 비도전성의 폴리이미드, 폴리머 등이 사용될 수 있다.
다음에, 스퍼터링 또는 이베퍼레이션 등의 공정을 수행함으로써, 일 예로서 도 1e에 도시된 바와 같이, 메인 반도체 칩(100)의 전면에 걸쳐 Ti/W로 된 하부 장벽층(106)과 순수 구리로 된 시드층(108)을 순차적으로 형성한다.
이어서, 메인 반도체 칩(100)의 전면에 걸쳐 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로써 메인 반도체 칩(100) 상에 포토레지스트 패턴(110)을 형성, 즉 일 예로서 도 1f에 도시된 바와 같이, 메인 반도체 칩(100)에 있는 메인칩 패드(102) 및 서브 반도체 칩(130)에 있는 서브칩 패드(132)와 이들 패드간을 금속 패턴으로 연결할 부분이 노출되는 형상을 갖는 포토레지스트 패턴(110)을 형성한다.
다시, 도 1g를 참조하면, 도금 공정을 수행하여 포토레지스트 패턴(110)이 형성되지 않은 노출 영역, 즉 메인 반도체 칩(100)에 형성된 메인칩 패드(102) 및 서브 반도체 칩(130)에 형성된 서브칩 패드(132)와 이들을 연결하는 부분을 전기 전도성이 우수한 금속 물질(예를 들면, 구리, 금 등)로 포토레지스트 패턴(110)의 높이까지 도금한 후 스트립 공정을 통해 포토레지스트 패턴(110)을 제거함으로써, 시드층(108) 위에 메인칩 패드(102)와 서브칩 패드(132)간을 전기적으로 연결하는 금속층(112)을 형성한다.
다음에, 금속층(112)이 형성된 메인 반도체 칩(100)의 전면에 걸쳐 포토레지스트를 도포한 후 노광 및 현상 공정을 수행함으로써 메인 반도체 칩(100) 상에 마스크 패턴(114)을 형성, 즉 일 예로서 도 1h에 도시된 바와 같이, 금속층(112)의상부를 제외하고 다른 부분이 노출되는 마스크 패턴(114)을 형성한다.
이어서, 마스크 패턴(114)을 식각 마스크로 하는 식각 공정을 수행하여 금속층(112)의 하부에 형성된 시드층(108) 및 하부 장벽층(106)을 제외한 나머지 부분들을 선택적으로 순차 제거하여 절연층(130)의 일부를 노출시키고, 스트립 공정을 통해 마스크 패턴(114)을 제거함으로써, 일 예로서 도 1i에 도시된 바와 같이, 하부 장벽층(106), 시드층(108) 및 금속층(112)으로 구성되어 메인칩 패드(102)와 서브칩 패드(132)간을 전기적으로 연결하는 금속 패턴(116)을 형성한다. 이와 같이 형성되는 금속 패턴(116)의 폭은 바람직하게 25 내지 150㎛이고, 그 두께는 바람직하게 2000Å 내지 10mil 이다.
한편, 본 발명의 바람직한 실시 예에서는 금속 패턴(116)을 Ti/W+Cu+Cu 또는 Au로 하는 것으로 하여 설명하였으나, 본 발명이 반드시 이에 국한되는 것은 아니며, Cr+Ni+Au, Cr+Ni+Au+Cu, Cr+Co+Ni+Au, Cr+Co+Ni+Cu+Au 등의 조합으로 금속 패턴(116)을 형성할 수도 있다.
다음에, 금속 패턴(116)이 형성된 메인 반도체 칩(100)의 전면에 걸쳐 소정 두께(예를 들면, 10 내지 100㎛)의 밀봉재, 예를 들면 솔더 레지스트(118)를 도포한 후 포토리쏘그라피 공정 및 식각 공정 등을 수행함으로써, 일 예로서 도 1j에 도시된 바와 같이, 금속 패턴(116)의 상부 일부를 선택적으로 노출시킨다.
마지막으로, 일 예로서 도 1k에 도시된 바와 같이, 금속 패턴(116)의 노출 부분에 솔더 랜드(120)를 형성한 후에 솔더 볼(122)을 부착함으로써, 반도체 패키지의 제조를 완료한다. 여기에서, 솔더 랜드(120)는 구형 또는 사각형 모양으로 할 수 있는데, 구형의 경우 그 크기는 0.1×0.1mm - 1.5×1.5mm 정도가 바람직하고, 사각형의 경우 ø0.1mm - ø1.5mm 정도가 바람직하다.
따라서, 상술한 바와 같은 일련의 과정들을 통해 제조되는 본 발명의 반도체 패키지는, 일 예로서 도 2에 도시된 바와 같이, 메인 반도체 칩(100) 상에 서브 반도체 칩(130, 150)이 탑재되고, 메인 반도체 칩(100)의 외주변에 형성된 메인칩 패드(102)들과 서브 반도체 칩(130, 150)의 외주변에 형성된 서브칩 패드(132, 152)들간 및 서브 반도체 칩(130, 150)의 서브칩 패드(132, 152)들간이 금속 패턴(116) 또는 금속 패턴(116)과 솔더 랜드(120)를 통해 전기적으로 접속되며, 금속 패턴(116), 솔더 랜드(120) 및 메인칩 패드(102)를 제외한 메인 반도체 칩(100)의 상부 부분이 밀봉재인 솔더 레지스트(118)로 밀봉된 구조를 갖는다.
또한, 도 2에서의 도시는 생략되었으나, 각 솔더 랜드(120)에는 후속하는 공정을 통해 솔더 볼(122)이 부착된다.
이상 설명한 바와 같이 본 발명에 따르면, 금속 필름, 세라믹, 기판 등의 베이스에 와이어 본딩, 테이프 본딩, 플립칩 본딩 등을 이용하여 다수개의 반도체 칩을 부착하는 종래의 반도체 패키지와는 달리, 리드 프레임이나 기판의 역할을 하는 하나의 반도체 칩 상에 금속 패턴을 이용하여 다수의 반도체 칩을 직접 부착하기 때문에 반도체 패키지의 경박 단소화 및 저 가격화를 효과적으로 실현할 수 있으며, 금속 패턴을 이용하여 반도체 칩간을 직접 연결하기 때문에 반도체 패키지의 전기적 특성에 대한 신뢰도를 더욱 증진시킬 수 있다.

Claims (46)

  1. 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지에 있어서,
    리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이 형성된 메인 반도체 칩;
    접착제를 통해 상기 메인 반도체 칩 상의 소정 부분에 접착되며, 외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩;
    상기 적어도 하나의 서브 반도체 칩을 매립하는 형태로 상기 메인 반도체 칩 상에 형성되며, 상기 메인칩 패드들과 서브칩 패드들의 상부를 선택적으로 노출시키는 절연층;
    임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴; 및
    상기 다수의 금속 패턴 상의 소정 부분에 각각 형성된 다수의 솔더 랜드로 이루어진 반도체 패키지.
  2. 제 1 항에 있어서, 상기 반도체 패키지는, 상기 다수의 솔더 랜드를 제외한 상기 메인 반도체 칩의 상부를 밀봉하는 밀봉재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 밀봉재는, 솔더 레지스트인 것을 특징으로 하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 밀봉재의 두께는, 10 - 100㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 접착제는, 비전도성 폴리머인 것을 특징으로 하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 접착제의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 메인칩 패드의 크기는, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 메인칩 패드의 두께는, 5 - 30mil의 범위인 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 서브칩 패드의 크기는, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  10. 제 9 항에 있어서, 상기 서브칩 패드의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항 또는 제 2 항에 있어서, 상기 금속 패턴은, Ti/W+Cu+Cu, Ti/W+Cu+Au, Cr+Ni+Au, Cr+Ni+Au+Cu, Cr+Co+Ni+Au 또는 Cr+Co+Ni+Cu+Au로 된 혼합물인 것을 반도체 패키지.
  12. 제 11 항에 있어서, 상기 금속 패턴의 폭은, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  13. 제 12 항에 있어서, 상기 금속 패턴의 두께는, 2000Å - 10mil의 범위인 것을 특징으로 하는 반도체 패키지.
  14. 제 1 항에 있어서, 상기 솔더 랜드의 크기는, 0.1×0.1mm - 1.5×1.5mm의 범위인 것을 특징으로 하는 반도체 패키지.
  15. 제 1 항에 있어서, 상기 솔더 랜드의 크기는, ø0.1mm - ø1.5mm의 범위인 것을 특징으로 하는 반도체 패키지.
  16. 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지에 있어서,
    리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이 형성된 메인 반도체 칩;
    상기 메인 반도체 칩 상의 소정 부분에 형성된 접착제;
    상기 접착제 상에 부착되며, 외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩;
    상기 적어도 하나의 서브 반도체 칩을 매립하는 형태로 상기 메인 반도체 칩 상에 형성되며, 상기 메인칩 패드들과 서브칩 패드들의 상부를 선택적으로 노출시키는 절연층;
    임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴;
    상기 다수의 금속 패턴 상의 소정 부분에 형성된 다수의 솔더 랜드;
    상기 다수의 솔더 랜드를 제외한 상기 메인 반도체 칩의 상부를 밀봉하는 밀봉재; 및
    상기 다수의 솔더 랜드 상에 형성된 다수의 솔더 볼로 이루어진 반도체 패키지.
  17. 제 16 항에 있어서, 상기 접착제는, 비전도성 폴리머인 것을 특징으로 하는 반도체 패키지.
  18. 제 17 항에 있어서, 상기 접착제의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지.
  19. 제 16 항에 있어서, 상기 메인칩 패드의 크기는, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  20. 제 19 항에 있어서, 상기 메인칩 패드의 두께는, 5 - 30mil의 범위인 것을 특징으로 하는 반도체 패키지.
  21. 제 16 항에 있어서, 상기 서브칩 패드의 크기는, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  22. 제 21 항에 있어서, 상기 서브칩 패드의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지.
  23. 제 16 항에 있어서, 상기 절연층은, 폴리이미드 또는 폴리머인 것을 특징으로 하는 반도체 패키지.
  24. 제 16 항에 있어서, 상기 금속 패턴은, Ti/W+Cu+Cu, Ti/W+Cu+Au, Cr+Ni+Au, Cr+Ni+Au+Cu, Cr+Co+Ni+Au 또는 Cr+Co+Ni+Cu+Au로 된 혼합물인 것을 반도체 패키지.
  25. 제 24 항에 있어서, 상기 금속 패턴의 폭은, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  26. 제 25 항에 있어서, 상기 금속 패턴의 두께는, 2000Å - 10mil의 범위인 것을 특징으로 하는 반도체 패키지.
  27. 제 16 항에 있어서, 상기 솔더 랜드의 크기는, 0.1×0.1mm - 1.5×1.5mm의 범위인 것을 특징으로 하는 반도체 패키지.
  28. 제 16 항에 있어서, 상기 솔더 랜드의 크기는, ø0.1mm - ø1.5mm의 범위인 것을 특징으로 하는 반도체 패키지.
  29. 제 16 항에 있어서, 상기 밀봉재는, 솔더 레지스트인 것을 특징으로 하는 반도체 패키지.
  30. 제 29 항에 있어서, 상기 밀봉재의 두께는, 10 - 100㎛의 범위인 것을 특징으로 하는 반도체 패키지.
  31. 전기적으로 서로 접속되는 다수의 반도체 칩을 포함하는 반도체 패키지를 제조하는 방법에 있어서,
    리드 프레임 또는 기판으로서 기능하며, 외주변에 다수의 메인칩 패드들이형성된 메인 반도체 칩 상의 소정 부분에 접착제를 도포하는 과정;
    외주변에 다수의 서브칩 패드들이 형성된 적어도 하나의 서브 반도체 칩을 상기 접착제 상에 부착하는 과정;
    상기 적어도 하나의 서브 반도체 칩을 매립하며, 상기 메인칩 패드들 및 서브칩 패드들을 노출시키는 형태로 절연층을 형성하는 과정;
    임의의 메인칩 패드와 서브칩 패드 또는 임의의 서브칩 패드와 다른 서브칩 패드간을 전기적으로 접속시키는 다수의 금속 패턴을 형성하는 과정;
    상기 다수의 금속 패턴이 형성된 메인 반도체 칩의 전면에 밀봉재를 도포한 후 선택된 각 금속 패턴의 상부 일부를 노출시키는 과정;
    상기 노출된 금속 패턴의 상부에 솔더 랜드를 형성하는 과정; 및
    상기 각 솔더 랜드의 상부에 솔더 볼을 부착하는 과정으로 이루어진 반도체 패키지 제조 방법.
  32. 제 31 항에 있어서, 상기 접착제는, 비전도성 폴리머인 것을 특징으로 하는 반도체 패키지 제조 방법.
  33. 제 32 항에 있어서, 상기 접착제의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지 제조 방법.
  34. 제 31 항에 있어서, 상기 메인칩 패드의 크기는, 25 - 150㎛의 범위인 것을특징으로 하는 반도체 패키지 제조 방법.
  35. 제 34 항에 있어서, 상기 메인칩 패드의 두께는, 5 - 30mil의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  36. 제 31 항에 있어서, 상기 서브칩 패드의 크기는, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  37. 제 36 항에 있어서, 상기 서브칩 패드의 두께는, 1mil 이하인 것을 특징으로 하는 반도체 패키지 제조 방법.
  38. 제 31 항에 있어서, 상기 절연층은, 비도전성의 폴리이미드 또는 폴리머인 것을 특징으로 하는 반도체 패키지 제조 방법.
  39. 제 31 항에 있어서, 상기 금속 패턴 형성 방법은:
    상기 메인 반도체 칩의 전면에 하부 장벽층과 시드층을 순차 형성하는 과정;
    상기 메인칩 패드들 및 서브칩 패드들과 각각 대응하는 패드간을 전기적으로 연결하기 위한 부분이 노출되는 형태를 갖는 포토레지스트 패턴을 형성하는 과정;
    상기 노출된 시드층 상에 금속 물질을 형성한 후 상기 포토레지스트 패턴을 제거하는 과정;
    상기 금속 물질을 제외한 나머지 부분이 노출되는 형태를 갖는 마스크 패턴을 형성하는 과정; 및
    식각 공정을 수행하여 상기 마스크 패턴 하부 이외에 존재하는 시드층 및 하부 장벽층을 식각한 후 상기 마스크 패턴을 제거함으로써 상기 금속 패턴을 형성하는 과정을 포함하는 것을 특징으로 하는 반도체 패키지 제조 방법.
  40. 제 31 항 또는 제 39 항에 있어서, 상기 금속 패턴은, Ti/W+Cu+Cu, Ti/W+Cu+Au, Cr+Ni+Au, Cr+Ni+Au+Cu, Cr+Co+Ni+Au 또는 Cr+Co+Ni+Cu+Au로 된 혼합물인 것을 반도체 패키지 제조 방법.
  41. 제 40 항에 있어서, 상기 금속 패턴의 폭은, 25 - 150㎛의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  42. 제 41 항에 있어서, 상기 금속 패턴의 두께는, 2000Å - 10mil의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  43. 제 31 항에 있어서, 상기 밀봉재는, 솔더 레지스트인 것을 특징으로 하는 반도체 패키지 제조 방법.
  44. 제 43 항에 있어서, 상기 밀봉재의 두께는, 10 - 100㎛의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  45. 제 31 항에 있어서, 상기 솔더 랜드의 크기는, 0.1×0.1mm - 1.5×1.5mm의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
  46. 제 31 항에 있어서, 상기 솔더 랜드의 크기는, ø0.1mm - ø1.5mm의 범위인 것을 특징으로 하는 반도체 패키지 제조 방법.
KR10-2001-0033944A 2001-06-15 2001-06-15 반도체 패키지 및 그 제조 방법 KR100434201B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2001-0033944A KR100434201B1 (ko) 2001-06-15 2001-06-15 반도체 패키지 및 그 제조 방법
US10/167,558 US6689637B2 (en) 2001-06-15 2002-06-12 Method of manufacturing a multi-chip semiconductor package
TW091112957A TWI243436B (en) 2001-06-15 2002-06-13 Semiconductor package and fabrication method of the same
CNB021265887A CN100380658C (zh) 2001-06-15 2002-06-15 半导体封装件及其制造方法
JP2002175847A JP2003060155A (ja) 2001-06-15 2002-06-17 半導体パッケージ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0033944A KR100434201B1 (ko) 2001-06-15 2001-06-15 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20020095753A KR20020095753A (ko) 2002-12-28
KR100434201B1 true KR100434201B1 (ko) 2004-06-04

Family

ID=19710885

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0033944A KR100434201B1 (ko) 2001-06-15 2001-06-15 반도체 패키지 및 그 제조 방법

Country Status (5)

Country Link
US (1) US6689637B2 (ko)
JP (1) JP2003060155A (ko)
KR (1) KR100434201B1 (ko)
CN (1) CN100380658C (ko)
TW (1) TWI243436B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10234648A1 (de) * 2002-07-29 2004-02-12 Infineon Technologies Ag Halbleiterwafer mit elektrisch verbundenen Kontakt- und Prüfflächen
FR2848037B1 (fr) * 2002-12-02 2005-01-14 Atmel Corp Systeme et procede pour entendre une largeur d'impulsion
KR100541677B1 (ko) * 2003-05-24 2006-01-10 주식회사 하이닉스반도체 반도체 패키지장치 및 그 제조 방법
US7144490B2 (en) * 2003-11-18 2006-12-05 International Business Machines Corporation Method for selective electroplating of semiconductor device I/O pads using a titanium-tungsten seed layer
TWI473228B (zh) * 2013-04-24 2015-02-11 矽品精密工業股份有限公司 半導體封裝件之製法
US10068853B2 (en) * 2016-05-05 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256161A (ja) * 1988-04-05 1989-10-12 Toshiba Corp 印刷配線板装置
US5138115A (en) * 1990-10-12 1992-08-11 Atmel Corporation Carrierles surface mounted integrated circuit die
JPH07221260A (ja) * 1994-02-02 1995-08-18 Fujitsu Ltd 集積回路装置とその製造方法
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
KR100257404B1 (ko) * 1997-12-30 2000-05-15 유무성 반도체 패키지 및 반도체 패키지의 입출력선 형성방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0751561A4 (en) 1994-03-18 1997-05-07 Hitachi Chemical Co Ltd PROCESS FOR MANUFACTURING SEMICONDUCTOR PACKAGES AND SEMICONDUCTOR PACKAGES
US5786230A (en) 1995-05-01 1998-07-28 Motorola, Inc. Method of fabricating multi-chip packages
CN1145211C (zh) * 1998-09-21 2004-04-07 大众电脑股份有限公司 一种多晶片半导体封装结构
KR100470386B1 (ko) 1998-12-26 2005-05-19 주식회사 하이닉스반도체 멀티-칩패키지

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01256161A (ja) * 1988-04-05 1989-10-12 Toshiba Corp 印刷配線板装置
US5138115A (en) * 1990-10-12 1992-08-11 Atmel Corporation Carrierles surface mounted integrated circuit die
JPH07221260A (ja) * 1994-02-02 1995-08-18 Fujitsu Ltd 集積回路装置とその製造方法
JPH10223833A (ja) * 1996-12-02 1998-08-21 Toshiba Corp マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法
KR100257404B1 (ko) * 1997-12-30 2000-05-15 유무성 반도체 패키지 및 반도체 패키지의 입출력선 형성방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8981574B2 (en) 2012-12-20 2015-03-17 Samsung Electronics Co., Ltd. Semiconductor package
US9633973B2 (en) 2012-12-20 2017-04-25 Samsung Electronics Co., Ltd. Semiconductor package

Also Published As

Publication number Publication date
US20020192869A1 (en) 2002-12-19
CN1392609A (zh) 2003-01-22
KR20020095753A (ko) 2002-12-28
TWI243436B (en) 2005-11-11
US6689637B2 (en) 2004-02-10
JP2003060155A (ja) 2003-02-28
CN100380658C (zh) 2008-04-09

Similar Documents

Publication Publication Date Title
KR100339044B1 (ko) 볼그리드어레이 반도체패키지 및 그 제조방법
KR100347706B1 (ko) 이식성 도전패턴을 포함하는 반도체 패키지 및 그 제조방법
US7838380B2 (en) Method for manufacturing passive device and semiconductor package using thin metal piece
US20080157327A1 (en) Package on package structure for semiconductor devices and method of the same
EP1346411A2 (en) Thermally and electrically enhanced ball grid array packaging
KR100449307B1 (ko) 반도체 장치 및 그 제조 방법
JPH09260527A (ja) チップキャリアおよびこれを用いた半導体装置
KR100698526B1 (ko) 방열층을 갖는 배선기판 및 그를 이용한 반도체 패키지
JP2001250836A (ja) 半導体装置およびその製造方法
US7307352B2 (en) Semiconductor package having changed substrate design using special wire bonding
KR100434201B1 (ko) 반도체 패키지 및 그 제조 방법
JP3312611B2 (ja) フィルムキャリア型半導体装置
KR20040059742A (ko) 반도체용 멀티 칩 모듈의 패키징 방법
US20060197233A1 (en) Die attach material for TBGA or flexible circuitry
KR100207902B1 (ko) 리드 프레임을 이용한 멀티 칩 패키지
KR100737217B1 (ko) 서브스트레이트리스 플립 칩 패키지와 이의 제조 방법
KR100393098B1 (ko) 반도체패키지용 부자재의 패턴층 형성 방법
KR100779346B1 (ko) 반도체패키지 및 그 제조 방법
KR100432137B1 (ko) 칩 스케일 패키지 제조 방법
JPH10326849A (ja) Ｂｇａ型半導体装置の製造方法
KR20000044989A (ko) 멀티 칩 볼 그리드 어레이 패키지
TWI416698B (zh) 半導體封裝結構
KR20000074351A (ko) 반도체패키지 및 그 제조방법
KR20010073452A (ko) 볼 그리드 어레이 패키지와 그에 이용되는 인쇄 회로 기판
JPH0982840A (ja) Ｐｂｇａ半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120417

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee