KR100421051B1 - 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자 - Google Patents
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Abstract
씨오비 구조에서 커패시터의 스토리지전극과 비트라인 콘택 또는 디씨콘택 패드 사이의 간격을 충분히 확보함으로써 오정렬(mis-align)에 대한 공정 마진을 크게 한 메모리 소자 및 그의 제조방법이 개시된다. 본 발명의 제조방법은, 반도체기판 상에 제1 방향으로 연장된 복수개의 게이트전극 패턴들을 형성한 후, 상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 비씨콘택 패드 열과 이에 인접한 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 디씨콘택 패드 열이 반복적으로 형성되는 방식으로 상기 비씨콘택 패드들과 디씨콘택 패드들을 형성하고, 상기 비씨콘택 패드들 및 디씨콘택 패드들이 형성된 상기 반도체기판의 전면에 제1 층간절연층을 형성하며, 상기 제1 층간절연층상에서 상기 제1 방향을 따라 규칙적으로 배열된 상기 복수개의 비씨콘택 패드들 사이를 따라 상기 복수개의 게이트전극 패턴들과 직교하는 제2 방향으로 연장되며, 상기 비씨콘택 패드 열들에서의 폭이 상기 디씨콘택 패드 열들에서의 폭보다 좁으며, 도전층, 제1 물질층 및 제2 물질층으로 된 비트라인 패턴을 형성한다.
Description
본 발명은 반도체 메모리 소자의 제조방법 및 그에 따라 제조된 반도체 메모리 소자에 관한 것으로, 특히 비트라인 위로 커패시터가 형성되는 씨오비 (Capacitor Over Bitline; COB) 구조를 갖는 반도체 메모리 소자의 제조방법 및 그에 따라 제조된 반도체 메모리 소자에 관한 것이다.
최근, 반도체소자의 고집적화에 따라 단위 면적당 메모리 셀이 차지하는 셀 사이즈도 급격히 감소하고 있고, 디램(DRAM)의 경우 셀 사이즈가 1.5㎛2이하로 줄어들고 있다. 작은 셀 사이즈는 셀을 구성하는 라인 및 스페이스(Line and Space)의 간격을 줄임으로써 가능하다. 특히, DRAM에서는 높은 집적도 때문에 게이트전극 사이의 간격이 디자인 룰(design rule)에 따른 최소 피쳐 사이즈(minimum feature size)로 되어가고 있으며, 비트라인과 드레인영역 사이의 콘택(이하, "디씨콘택(Direct Contact;DC)"이라 칭함) 또는 커패시터의 스토리지전극과 소오스영역 사이의 콘택(이하, "비씨콘택(Buried Contact;BC)"이라 칭함)을 형성하기 위한 콘택홀도 최소 피쳐 사이즈 정도로 작아지고 있다.
한편, 반도체소자가 고집적화 됨에 따라 하부 배선층과 상부 배선층을 연결시키는 콘택홀과 그 주변 배선과의 간격이 감소하고, 또한 상기 콘택홀의 어스펙트비(aspect ratio)도 증가한다. 따라서, 다층 배선구조를 채용하는 고집적 반도체소자에서 사진식각(photolithography) 공정을 이용하여 콘택홀을 형성할 때 원하는공정을 재현성있게 실현하는 데 한계가 있다. 그에 따라, 사진공정의 한계를 극복하기 위하여 자기정합(Self-Aligned) 방법으로 콘택홀을 형성하는 기술이 개발되었다.
한편, 비트라인을 형성한 후에 캐패시터를 형성하는 캐패시터 오버 비트라인(Capacitor Over Bitline; COB) 구조의 경우, 비트라인 사이로 캐패시터의 스토리지 전극과 반도체기판의 활성영역을 연결하는 비씨콘택을 형성하여야 한다. 이 비씨콘택을 스몰 콘택 타입으로 형성할 경우 0.2㎛ 이하의 디자인 룰에서는 비씨콘택과 비트라인 사이의 단락을 피하는 것이 매우 곤란하게 된다.
특히, 씨오비 구조의 디램(DRAM) 셀의 제조에서 비씨콘택을 형성하기 위해 비트라인 패턴 사이의 층간절연막내에 미리 커패시터의 스토리지 전극과 연결되는 스토리지 노드 콘택을 형성하는 스토리지 노드 콘택 형성공정 대신에 스토리지 노드 콘택을 형성하지 않고 직접 게이트전극 패턴 사이에 형성된 비씨콘택 패드의 표면에 이르는 콘택홀을 형성한 후 스토리지 노드를 형성하는 스토리지 노드 형성 공정을 사용하는 경우 스토리지 노드와 인접한 게이트전극 패턴 사이에 형성되는 디씨콘택 패드와의 공정마진이 매우 작아지게 된다.
도면을 참조하여 이러한 종래의 기술과 그 문제점을 상세히 살펴본다. 도 8a는 종래의 반도체 메모리 소자의 제조과정에서 비트라인 및 스토리지 노드를 위한 콘택 패턴의 배치를 나타내는 평면도이며, 도 8b는 도 8a의 8A-8A'선을 따라 자른 단면도이고, 도 8c는 도 8a의 8B-8B'선을 따라 자른 단면도이다.
도 8a, 8b 및 8c를 참조하면, 반도체기판(10)내에 LOCOS법이나 트랜치법을사용하여 소자분리영역(14)을 형성시킴으로써 소자활성영역(12)이 형성된다. 이렇게 소자분리영역(14)과 소자활성영역(12)이 형성된 반도체기판(10)상에 서로 일정한 간격으로 배치된 복수개의 게이트전극 패턴을 형성한다. 게이트전극 패턴은 반도체기판(10)상에 형성된 절연성의 게이트절연층(16), 도전성의 게이트전극(18), 절연성의 게이트마스크층(20) 및 절연성의 게이트스페이서(22)로 이루어진다.
한편, 일정한 방향으로 연장된 복수개의게이트전극 패턴들 사이를 따라 복수개의 비씨콘택 패드(24a)들이 형성된 비씨콘택 패드열과, 이에 인접된 게이트전극 패턴 사이에는 복수개의 디씨콘택 패드(24b)들이 형성된 디씨콘택 패드열이 반복적으로 형성된다. 도 8a에서 보여지듯이, 각 비씨콘택 패드열에서 비씨콘택 패드(24a)들은 게이트전극 패턴의 길이방향을 따라 동일한 위상에 배치되며, 각 디씨콘택 패드열에서 디씨콘택 패드(24b)들도 게이트전극 패턴의 길이방향을 따라 역시 동일한 위상에 배치된다. 그러나 비씨콘택 패드(24a)들의 주기는 디씨콘택 패드(24b)들의 주기의 반이 된다. 따라서, 도 8b에서 보여지듯이 하나의 소자활성영역(12)내에는 중앙에 하나의 디씨콘택 패드(24b)가 배치되고, 이를 중심으로 양쪽에 한쌍의 비씨콘택 패드(24a)가 배치된다.
비씨콘택 패드(24a)와 디씨콘택 패드(24b)들은, 게이트전극 패턴이 형성된 반도체기판(10)의 전면에 절연물질을 형성시킨 후, 사진식각공정에 의해 비씨콘택 패드(24a)와 디씨콘택 패드(24b)들이 형성될 위치에 반도체기판(10)의 표면이 노출되도록 콘택홀들을 형성시키고, 이들 콘택홀이 형성된 반도체기판(10)의 전면에 콘택홀들을 매립하는 도전물질을 형성시킨 후, 화학기계적 연마(Chemical MechanicalPolishing;CMP) 공정 등으로 상기 게이트전극 패턴의 게이트 마스크층(20)이 노출될 때까지 절연물질층 및 도전물질층을 식각함으로써 형성될 수 있다.
이어서, 비씨콘택 패드(24a)와 디씨콘택 패드(24b)들이 형성된 반도체기판 (10)의 전면에 제1 층간절연층(26)을 형성시키고, 상기 디씨콘택 패드(24b)의 표면을 노출시키는 콘택홀을 형성시킨 후, 이들 콘택홀에 도전물질을 충전하여 비트라인 콘택(29a)를 형성시킨다. 이어서, 도 8a에서 보여지듯이 게이트전극 패턴의 길이방향에 직교하는 방향으로, 인접한 비씨콘택 패드(24a)들 사이로 일부분 중첩되도록 상기 제1 층간절연층(26)과 비트라인 콘택(29a) 상에 비트라인 패턴을 형성시킨다. 비트라인 패턴은 통상적으로 도전성의 비트라인(29)과, 절연성의 비트라인 마스크층(도시안됨) 및 비트라인 스페이서(도시안됨)으로 이루어진다.
이어서, 비트라인 패턴이 형성된 반도체기판의 전면에 제2 층간절연층(35) 및 제3 층간절연층(39)을 형성시킨 후, 커패시터의 스토리지전극 형성을 위한 콘택홀을 형성시킨다. 도 8a에서 참조번호 "41"은 이러한 콘택홀 패턴을 나타내며, 콘택홀은 스토리지 노드 공정에 의해 게이트 마스크층(20)과 비씨콘택 패드(24a)의 표면을 직접 노출시킨다. 이어서, 공지의 다양한 방법에 의해 폴리실리콘 등의 도전물질층을 충전하여 커패시터의 스토리지전극(43)을 형성시킨다. 이어서, 도시되어 있지 않지만, 스토리지전극(43)의 노출면상에 유전체층을 형성시키고, 그 플레이트전극을 형성시켜 커패시터를 완성한다.
그러나, 상기와 같은 종래기술에 있어서는, 스토리지전극(43)과 비트라인 콘택(29a) 사이의 간격(W2)이 매우 작기 때문에 스토리지전극(43)과 비트라인콘택(29a) 및 디씨콘택 패드(24b) 사이에 단락이 일어날 가능성이 매우 높아 오정렬(mis-align)에 대한 공정 마진이 매우 작다. 특히 상기에서 설명한 바와 같이. 제1 층간절연층(26) 및 제2 층간절연층(35)내에 미리 스토리지전극을 위한 스토리지 노드 콘택을 형성함이 없이 직접 비씨콘택 패드(24a)를 노출시키는 스토리지 노드 공정에서는 이러한 오정렬에 대한 공정 마진이 훨씬 작아지게 된다는 문제점이 있다.
따라서, 본 발명은 상기한 종래의 방법을 개선하기 위한 것으로, 본 발명이 이루고자 하는 기술적 과제는, 씨오비 구조를 갖는 반도체 메모리 소자에 있어서 커패시터의 스토리지전극과 비트라인 콘택 또는 디씨콘택 패드 사이의 간격을 충분히 확보함으로써 오정렬(mis-align)에 대한 공정 마진을 크게 하여 신뢰성을 향상시키는 반도체 메모리 소자의 제조방법을 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 상기 본 발명의 반도체 메모리 소자의 제조방법을 적용하여 커패시터의 스토리지전극과 비트라인 콘택 또는 디씨콘택 패드 사이의 간격을 충분히 확보함으로써 오정렬(mis-align)에 대한 공정 마진을 크게 하여 신뢰성을 향상시킨 반도체 메모리 소자를 제공하는 것이다.
도 1a는 본 발명의 일 실시예에 따른 씨오비(COB) 구조의 반도체 메모리 소자의 제조과정에서 소자 활성영역과 게이트전극의 배치를 나타내는 평면도이다.
도 1b는 도 1a의 1A-1A'선을 따라 자른 단면도이다.
도 1c는 도 1a의 1B-1B'선을 따라 자른 단면도이다.
도 2a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 BC 콘택과 DC 콘택의 배치를 나타내는 평면도이다.
도 2b는 도 2a의 2A-2A'선을 따라 자른 단면도이다.
도 2c는 도 2a의 2B-2B'선을 따라 자른 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 비트라인의 배치를 나타내는 평면도이다.
도 3b는 도 3a의 3A-3A'선을 따라 자른 단면도이다.
도 3c는 도 3a의 3B-3B'선을 따라 자른 단면도이다.
도 4a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 비트라인의 배치를 나타내는 평면도이다.
도 4b는 도 4a의 4A-4A'선을 따라 자른 단면도이다.
도 4c는 도 4a의 4B-4B'선을 따라 자른 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 비트라인 상부에 트랜치를 형성한 것을 나타내는 평면도이다.
도 5b는 도 5a의 5A-5A'선을 따라 자른 단면도이다.
도 5c는 도 5a의 5B-5B'선을 따라 자른 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 비트라인 상부에 마스크층을 형성한 것을 나타내는 평면도이다.
도 6b는 도 6a의 6A-6A'선을 따라 자른 단면도이다.
도 6c는 도 6a의 6B-6B'선을 따라 자른 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조과정에서 비트라인 상부에 층간절연막을 형성한 후 스토리지 노드 콘택의 배치를 나타내는 평면도이다.
도 7b는 도 7a의 7A-7A'선을 따라 자른 단면도이다.
도 7c는 도 7a의 7B-7B'선을 따라 자른 단면도이다.
도 7d는 도 7a의 7C-7C'선을 따라 자른 단면도이다.
도 8a는 종래의 일반적인 반도체 메모리 소자의 제조과정에서 비트라인 및 스토리지 노드를 위한 콘택 패턴의 배치를 나타내는 평면도이다.
도 8b는 도 8a의 8A-8A'선을 따라 자른 단면도이다.
도 8c는 도 8a의 8B-8B'선을 따라 자른 단면도이다.
상기 과제를 이루기 위하여 본 발명에 의한 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법은, 반도체기판 상에 제1 방향으로 연장된 복수개의 게이트전극 패턴들을 형성하는 단계, 상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한간격을 두고 형성된 비씨콘택 패드 열과 이에 인접한 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 디씨콘택 패드 열이 반복적으로 형성되는 방식으로 상기 비씨콘택 패드들과 디씨콘택 패드들을 형성하는 단계, 상기 비씨콘택 패드들 및 디씨콘택 패드들이 형성된 상기 반도체기판의 전면에 제1 층간절연층을 형성하는 단계 및 상기 제1 층간절연층상에서 상기 제1 방향을 따라 규칙적으로 배열된 상기 복수개의 비씨콘택 패드들 사이를 따라 상기 복수개의 게이트전극 패턴들과 직교하는 제2 방향으로 연장되며, 상기 비씨콘택 패드 열들에서의 폭이 상기 디씨콘택 패드 열들에서의 폭보다 좁으며, 도전층, 제1 물질층 및 제2 물질층으로 된 비트라인 패턴을 형성하는 단계를 포함한다.
상기 비트라인 패턴을 형성하는 단계 이후에는, 상기 비트라인 패턴이 형성된 반도체기판 상에 제2 층간절연층을 형성하는 단계, 상기 비트라인 패턴의 상기 제2 물질층의 표면이 노출되도록 상기 제2 층간절연층의 표면을 평탄하게 제거하는 단계, 상기 노출된 제2 물질층을 제거하는 단계, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계, 상기 비트라인 패턴의 도전층 위의 등방성 식각된 부분 위로 제1 절연마스크층을 매몰하는 단계, 상기 제1 절연마스크층이 매몰된 반도체기판 상에 제3 층간절연층을 형성하는 단계 및 상기 제3 층간절연층을 관통하며, 상기 제1 절연마스크층에 자체정렬되면서 상기 비씨콘택 패드와 연결되는 커패시터의 스토리지전극을 형성하는 단계를 더 포함한다.
상기 각 비씨콘택 패드 열들에 형성된 비씨콘택 패드들은 상기 제1 방향을따라 동일한 위상에 배열되며, 상기 각 디씨콘택 패드들에 형성된 디씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 비씨콘택 패드들의 주기에 비하여 상기 디씨콘택 패드들의 주기가 2배가 되도록 상기 비씨콘택 패드들 및 디씨콘택 패드들이 배치되도록 한다.
상기 제2 층간절연층은 상기 비트라인의 제1 물질층과 동일한 물질층으로 형성하는 것이 바람직하며, 상기 비트라인 패턴의 상기 제2 물질층의 표면이 노출되도록 상기 제2 층간절연층의 표면을 평탄하게 제거하는 단계는 화학기계적 연마공정에 의해 수행할 수 있다.
한편, 상기 노출된 비트라인 패턴의 제2 물질층을 제거하는 단계는 습식 식각 방식에 의해 수행하며, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드들이 등방성 식각된 부분에 의해 모두 가려질 때까지 상기 등방성 식각을 수행한다.
선택적으로, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드 열에서는 등방성 식각된 부분들이 서로 접촉될 때까지 상기 등방성 식각을 수행할 수도 있다.
한편, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 비씨콘택 패드들이 등방성 식각된 부분에 의해 가려지지 않도록 상기 등방성 식각을 수행한다.
한편, 상기 비트라인 패턴의 도전층 위의 등방성 식각된 부분 위로 제1 절연마스크층을 매몰하는 단계는, 상기 제2 층간절연층 및 비트라인 패턴의 제1 물질층이 등방성 식각된 상기 반도체기판의 전면에 상기 제2 층간절연층과 식각선택비를 갖는 제1 절연마스크 물질층을 형성하는 단계 및 상기 제1 절연마스크 물질층을 화학기계적 연마공정 또는 전면 에치백 공정에 의해 상기 제2 층간절연층의 표면이 노출될 때까지 식각하는 단계에 의해 수행될 수 있다.
한편, 본 발명의 상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 씨오비 구조를 갖는 반도체 메모리 소자는, 반도체기판; 상기 반도체기판 상에 제1 방향으로 연장된 복수개의 게이트전극 패턴들; 상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 비씨콘택 패드 열; 상기 비씨콘택 패드 열과 인접하여 상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 디씨콘택 패드 열; 상기 비씨콘택 패드들 및 디씨콘택 패드들이 형성된 상기 반도체기판의 전면에 형성된 제1 층간절연층 및 상기 제1 층간절연층상에서 상기 제1 방향을 따라 규칙적으로 배열된 상기 복수개의 비씨콘택 패드들 사이를 따라 상기 복수개의 게이트전극 패턴들과 직교하는 제2 방향으로 연장되며, 상기 비씨콘택 패드 열들에서의 폭이 상기 디씨콘택 패드 열들에서의 폭보다 좁은 비트라인 도전층을 포함한다.
또한, 상기 비트라인 도전층의 표면상에 형성되며, 상기 비트라인 도전층의 폭보다 넓은 폭을 갖는 제1 절연마스크층; 상기 비트라인 도전층 및 상기 제1 절연마스크층 사이의 공간을 매우는 제2 층간절연층; 상기 제2 층간절연층 및 제1 절연마스크층상에 형성된 제3 층간절연층 및 상기 제3 층간절연층을 관통하며, 상기 제1 절연마스크층에 자체정렬되면서 상기 비씨콘택 패드와 연결되는 커패시터의 스토리지전극을 더 포함할 수 있다.
한편, 상기 각 비씨콘택 패드 열들에 형성된 비씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 각 디씨콘택 패드들에 형성된 디씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 비씨콘택 패드들의 주기에 비하여 상기 디씨콘택 패드들의 주기가 2배가 되도록 상기 비씨콘택 패드들 및 디씨콘택 패드들이 배치되며, 상기 게이트전극 패턴은 게이트 절연층, 게이트전극, 게이트 마스크층이 적층된 구조이며, 그의 측벽에는 절연층의 스페이서가 형성된다.
한편, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드들이 상기 제1 절연마스크층에 의해 모두 가려지지만, 상기 비씨콘택 패드들이 상기 제1 절연마스크층에 의해 가려지지 않도록 한다. 이때, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드 열에서 상기 제1 절연마스크층들은 서로 접촉되게 할 수도 있다.
한편, 상기 제2 층간절연층 및 제3 층간절연층은 예를 들어, 실리콘산화물이며, 상기 제1 절연마스크층은 예를 들어, 실리콘질화물로 형성할 수 있다.
또한, 상기 제1 절연마스크층은 그 상측 가장자리로부터 상기 비트라인 도전층의 상측 가장자리를 향하여 하방으로 볼록한(convex) 형태로 형성되며, 상기 제1 절연마스크층에 자체정렬된 상기 커패시터의 스토리지 전극은 상기 제1 절연마스크층을 침식한 부분에 의해 상기 비씨콘택 패드와 접촉하는 부분의 폭이 감소한다.
본 발명에 따르면, 비트라인 패턴을 형성할 때 비씨콘택 패드열에 비하여 디씨콘택 패드열에서의 비트라인 패턴의 폭을 넓게 해주며, 비트라인 도전층상에 제1 절연마스크층을 그 상측 가장자리로부터 상기 비트라인 도전층의 상측 가장자리를 향하여 볼록한 형태로 형성시켜주기 때문에 스토리지 노드를 형성하기 위한 콘택홀을 형성할 때, 상기 층간절연층과 제1 절연마스층의 식각선택비 차이에 의해 비씨콘택 패드의 표면층을 노출시키는 콘택홀이 상기 제1 절연마스크층에 자체정렬 (self-align)되어 콘택홀과 비트라인 콘택 또는 디씨콘택 패드 사이의 간격이 충분히 확보되어 후속공정에 의해 상기 콘택홀에 형성되는 스토리지 노드와 비트라인 콘택 또는 디씨콘택 패드사이의 단락이 방지될 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 본 발명의 실시예를 설명하는 도면에 있어서, 어떤 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되어진 것으로, 도면상의 동일한 부호는 동일한 요소를 지칭한다. 또한, 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 존재할 수도 있고, 그 사이에 제3의 층이 개재되어질 수도 있다.
도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 의한 반도체 메모리 소자를 제조하는 공정에 있어서, 반도체 기판(10)상에 게이트전극 패턴을 형성한 모습을 나타내주는 도면들이다. 도 1a는 게이트전극(18)과 소자활성영역(12)의 배치를 나타내는 평면도이며, 도 1b는 도 1a의 1A-1A'선을 자른 단면도이고, 도 1c는 1B-1B'선을 자른 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 실리콘 단결정으로 된 반도체기판(10)에 소자분리영역(14)을 형성시킴으로써, 소자분리영역(14)으로 둘러싸인 섬모양의 소자활성영역(12)을 한정한다. 상기 반도체기판(10)에는 N형 또는 P형의 불순물 이온이 주입될 수 있으며, 필요에 따라 특정한 불순물 이온이 주입된 웰을 형성시킬 수도 있다. 소자분리영역(14)은 LOCOS 방법이라는 국부적 산화방법 또는 트랜치 방법에 의해 형성할 수 있으며, 본 실시예에서는 트랜치 방법에 의해 형성된 소자분리영역(14)을 보여주고 있으며, 소자활성영역(12)은 지그재그 형태로 배치되어 있다.
상기 소자분리영역(14) 및 소자활성영역(12)이 형성된 반도체기판(10) 상에는, 워드라인을 구성하는 복수의 게이트전극 패턴들이 동일한 방향으로 서로 일정한 간격을 두고 형성된다. 게이트전극 패턴은 예를 들어 실리콘산화막으로 이루어진 게이트절연층(16)을 형성하고, 그 위에 폴리실리콘 등으로 이루어진 도전성의 게이트전극(18)을 형성하고, 그 위에 실리콘질화막 등으로 이루어진 절연성의 게이트마스크층(20)을 형성한 후, 통상의 사진식각공정에 의해 게이트전극 패턴을 형성한다. 이어서, 상기 게이트전극 패턴의 측벽에 실리콘질화막 등으로 이루어진 절연성의 게이트 스페이서(22)를 형성한다.
도 2a, 도 2b 및 도 2c는 게이트전극 패턴이 형성된 반도체기판(10)상에 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들을 형성한 모습을 나타내주는 도면들이다. 도 2a는 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들의 배치관계를 나타내는 평면도이며, 도 2b는 도 2a의 2A-2A'선을 자른 단면도이고, 도 2c는 2B-2B'선을 자른 단면도이다.
도 2a를 참조하면, 게이트전극 패턴 사이에는 비씨콘택 패드(24a)들이 형성된 비씨콘택 패드열과 디씨콘택 패드(24b)들이 형성된 비씨콘택 패드열이 서로 인접되어 반복적으로 형성된다. 비씨콘택 패드열 및 디씨콘택 패드열들에서 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들은 일정한 간격으로 규칙적으로 배치된다. 특히 본 실시예에서는 비씨콘택 패드(24a)들의 배치 주기가 디씨콘택 패드(24b)들의 배치 주기의 2배가 되도록 한다. 따라서, 하나의 소자활성영역(12)에 대하여 중앙부에 디씨콘택 패드(24b)가 게이트전극 패턴 사이에 형성되며, 이 게이트전극 패턴의 양쪽에 한쌍의 비씨콘택 패드(24a)들이 형성된다. 특히, 비씨콘택 패드(24a)들은 모두 소자활성영역(12)상에 배치되며, 디씨콘택 패드(24b)들은 소자활성영역 (12)과 소자분리영역(14)상에 걸치도록 배치된다. 도 2a에서는 도시상의 편의를 위해 게이트전극(18)으로 표시하였지만, 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들은 게이트 스페이서(22)들에 의해 게이트전극(18)과는 절연되어진다.
도 2b 및 도 2c를 참조하면, 게이트전극 패턴이 형성된 반도체기판(10)의 전면에 예를 들어, 실리콘산화막으로 된 제1 층간절연층(26)을 게이트전극 패턴이 매몰될 수 있도록 두껍게 형성시킨 후, 포토레지스트(도시안됨)를 이용한 통상의 사진식각공정에 의해 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들이 형성될 영역을 한정하는 콘택홀을 형성한다. 이때 콘택홀 형성을 위한 식각마스크의 크기는 상기 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들의 상부 표면의 면적 보다 넓게 할 수 있으며, 콘택홀 형성을 위한 식각 공정시 제1 층간절연층(26)과 게이트 마스크층(20) 및 게이트 스페이서(22)간의 식각선택비에 의해 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들이 자기정합(self-align)적으로 게이트전극 패턴들 사이에 형성된다.
이어서, 반도체기판(10)의 표면이 노출된 콘택홀을 매립하는 도전물질을 반도체기판(10)의 전면에 형성시킨 후, 화학기계적 연마공정 등에 의해 게이트전극 패턴의 게이트 마스크층(20)의 표면이 노출될 때까지 도전물질 및 제1 층간절연층(26)을 제거하여 표면을 평탄화하는 동시에 비씨콘택 패드(24a)들 및 디씨콘택 패드(24b)들을 서로 분리시킨다. 이어서, 반도체기판(10)의 전면에 예를 들어 실리콘산화막으로 된 제1 층간절연층(26)을 두껍게 형성시킨다. 도면에서는 도시상의 편의를 위해 제1 층간절연층(26)을 단일층으로 표시하였지만, 전술한 공정 단계에 기초하여 제1 층간절연층(26)층을 별개의 층으로 표시할 수도 있다.
도 3a, 도 3b 및 도 3c는 비트라인 패턴을 형성한 모습을 나타내주는 도면들이다. 도 3a는 비씨라인 패턴의 배치관계를 나타내는 평면도이며, 도 3b는 도 3a의 3A-3A'선을 자른 단면도이고, 도 3c는 3B-3B'선을 자른 단면도이다.
도 3a를 참조하면, 비씨콘택 패드(24a)들 사이로 게이트전극 패턴에 직교하는 방향으로 비트라인 전극(28)을 형성시킨다. 이때 디씨콘택 패드(24b)들이 형성된 디씨콘택 패드열에서의 비트라인 전극의 폭은 비씨콘택 패드(24a)들이 형성된 비씨콘택 패드열에서의 비트라인 전극의 폭에 비하여 예를 들어, 20 내지 30 nm 정도로 넓게 형성시킨다.
도 3b 및 도 3c를 참조하면, 제1 층간절연층(26)내에 통상의 사진식각공정을 이용하여 디씨콘택 패드(24b)의 표면을 노출시키는 콘택홀을 형성한 후, 도전물질을 충전하여 비트라인 콘택(28a)을 형성시킨다. 이때 비트라인 콘택(28a)만을 비트라인 전극(28)과 별개의 공정에 의해 단독으로 형성할 수도 있으나, 비트라인 전극(28)을 위한 도전물질을 증착할 시 상기 콘택홀에 도전물질이 매립되게 하여 동시에 형성시킬 수도 있다. 비트라인 패턴은 상기 제1 층간절연층(26)상에 도전성의 비트라인 전극(28) 물질층, 예를 들어 실리콘산화막으로 된 제1 물질층(30) 및 예를 들어 실리콘질화막으로 된 제2 물질층(32)을 형성시킨 후 통상의 사진식각공정에 의해 도 3a에서 도시된 바와 같은 폭이 위치에 따라 일정하지 않은 비트라인 패턴을 형성한다. 제1 물질층(30) 및 제2 물질층(32)은 후속공정에 의해 제거되어 없어지는 물질층이지만, 예를 들어 제1 물질층(30)은 후술하는 도 4b에서의 제2 층간절연층(34)과 동일한 물질층이 바람직하며, 실리콘산화막 등으로 형성할 수 있으며, 제2 물질층(32)은 제1 물질층(30) 및 제2 층간절연층(34)과 식각선택비가 있는 예를 들어, 실리콘질화막으로 형성할 수 있다.
도 4a, 도 4b 및 도 4c는 비트라인 패턴 사이에 층간절연층을 형성한 모습을 나타내주는 도면들이다. 도 4a는 평면도이며, 도 4b는 도 4a의 4A-4A'선을 자른 단면도이고, 도 4c는 4B-4B'선을 자른 단면도이다.
도 4a 내지 도 4c를 참조하면, 비트라인 패턴이 형성된 반도체기판(10)의 전면에 예를 들어, 실리콘산화막등으로 된 제2 층간절연층을 두껍게 형성시킨 후, 전면 식각 또는 화학기계적 연마공정에 의해 비트라인 패턴의 제2 물질층(32)의 표면을 노출시킨다.
도 5a, 도 5b 및 도 5c는 비트라인 패턴의 비트라인 전극(28)상의 제1 물질층(30) 및 제2 물질층(32)을 습식식각하여 트랜치를 형성한 모습을 나타내주는 도면들이다. 도 5a는 평면도이며, 도 5b는 도 5a의 5A-5A'선을 자른 단면도이고, 도 5c는 5B-5B'선을 자른 단면도이다.
도 5a를 참조하면, 비트라인 전극(28)의 각 측벽을 따라 비트라인 전극(28)의 폭 보다 넓게 제2 층간절연층(34)이 제거되어 비트라인 전극(28)의 표면이 노출됨을 알 수 있다. 이때 디씨콘택 패드열에서는 제거된 제2 층간절연층(34) 부분이 인접한 비트라인 전극(28) 상에 서 제거된 제2 층간절연층(34) 부분이 서로 접촉하는 것으로 도시되어 있다. 그러나, 이와 같이 인접한 비트라인 전극(28)상의 제거된 제2 층간절연층(34) 부분이 반듯이 접촉되지 않더라도, 제거된 제2 층간절연층(34) 부분이 그 하부의 디씨콘택 패드(24b)를 포함하면 족하다. 한편, 비씨콘택 패드열에서는 비트라인 전극(28)상의 제거된 제2 층간절연층(34) 부분이 인접한 비트라인 패턴 상의 제거된 제2 층간절연층(34) 부분과는 서로 붙지 않아야 된다. 즉, 비씨콘택 패드(24a) 위로는 일정한 부분 만큼 제2 층간절연층(34)이 제거되지 않고 잔류되어야 한다.
도 5b 및 도 5c를 참조하면, 먼저 도 4c에서 보여지는 제2 물질층(32)만을습식식각하여 제거한다. 이때 제2 물질층(32)이 실리콘질화막인 경우 인산을 사용하여 스트립한다. 이어서, 제2 물질층(32)이 제거된 후 노출된 제2 층간절연층(34)과 비트라인 전극(28) 상의 제1 물질층(30)을 등방성 습식 식각으로 제거하며, 이때 등방성 습식 식각은 비트라인 전극(28)의 표면이 노출될 때까지 수행한다. 등방성 식각의 결과, 비트라인 전극(28) 위로 측면 방향으로 확장된 트랜치가 형성된다. 등방성 습식 식각은 도 5a에서 도시된 바와 같이 인접한 비트라인 전극(28) 상의 트랜치와 접할 때까지 수행할 수 있으며, 인접한 비트라인 전극(28) 상의 트랜치와 접할 때까지 수행하지 않더라도 디씨콘택 패드열내의 디씨콘택 패드(24b)들은 상측에서 바라볼 때 모두 트랜치내에 포함되도록 한다.
도 6a, 도 6b 및 도 6c는 비트라인 전극(28) 위로 형성된 트랜치내에 비트라인 전극(28) 보호를 위한 제1 절연마스크층(36)을 매립한 모습을 나타내주는 도면들이다. 도 6a는 평면도이며, 도 6b는 도 6a의 6A-6A'선을 자른 단면도이고, 도 6c는 6B-6B'선을 자른 단면도이다.
도 6a 내지 도 6c를 참조하면, 비트라인 전극(28) 위에 형성된 각 트랜치내에 제2 층간절연층(34)에 대하여 식각선택비를 갖는 제1 절연마스크층(36)으로서 예를 들어, 실리콘질화막을 매립한다. 즉, 트랜치가 형성된 반도체 기판(10)의 전면에 실리콘질화물질을 증착한 후 제2 층간절연층(34)의 표면이 노출될 때까지 화학기계적 연마공정을 수행한다. 도 6a에서 보여지듯이, 디씨콘택 패드열 내에서는 인접하는 비트라인간에 상기 제1 절연마스크층(36)이 서로 접촉하게 된다.
도 7a, 도 7b, 도 7c 및 도 7d는 제1 절연마스크층(36)이 형성된 반도체 기판(10) 상에 스토리지 노드를 형성한 모습을 나타내주는 도면들이다. 도 7a는 평면도이며, 도 7b는 도 7a의 7A-7A'선을 자른 단면도이고, 도 7c는 7B-7B'선을 자른 단면도이며, 도 7d는 7C-7C'선을 자른 단면도이다.
도 7a 내지 도 7d를 참조하면, 상기 제1 절연마스크층(36)이 형성된 제2 층간절연층(34) 상에 제3 층간절연층(38)으로서 예를 들어, 실리콘산화막을 두껍게 형성한다. 이어서, 제3 층간절연층(38) 상에 도 7a에서 보여지듯이, 커패시터의 스토리지 전극을 위한 콘택홀 패턴(40)을 형성시킨 후, 이를 식각마스크로 하여 식각공정을 수행하여 비씨콘택 패드(24a)의 표면을 노출시키는 콘택홀을 형성한다. 이때 도 7b 및 도 7c에서 보여지듯이, 콘택홀은 제3 층간절연층(38)을 지나서는 제1 절연마스크층(36)과의 식각선택비 차이로 인하여 제1 절연마스크층(36)에 자기정합되어 콘택홀의 단면적이 작아지게 된다. 따라서, 제1 절연마스크층(36) 아래의 콘택홀의 폭이 좁아지게 되어 인접한 비트라인 콘택(28a)과의 간격 "W1"이 도 8b에서 보여지는 간격 "W1"에 비하여 커지게 된다.
이어서, 콘택홀이 형성된 반도체기판의 전면에 예를 들어, 폴리실리콘을 증착한 후 이방성 식각하여 스토리지 전극(42)을 형성시킨다. 도 7b에서 스토리지 전극(42)은 실린더형태로 형성되었으나, 단순한 스택형 등의 다양한 형태로 스토리지 전극(42)을 형성할 수 있음은 물론이다.
이상의 실시예에서 상세히 설명한 본 발명은 첨부되는 특허청구범위 내의 기술적 사상하에서 당업자에 의해 다양한 변형이 이루어질 수 있음은 물론이다.
상술한 본 발명에 따르면, 스토리지 노드를 형성할 시 비트라인 전극(28) 위로 형성된 제1 절연마스크층(36)에 의해 콘택홀이 자기정합적으로 형성되기 때문에 비씨콘택 패드(24a) 위에서는 콘택홀의 단면적이 좁아지게 되어 스토리지 전극(42)과 비트라인 콘택(28a) 또는 디씨콘택 패드(24b)들 간의 간격이 넓어져 이들 사이의 단락이 방지될 수 있으며, 스토리지 노드를 위한 콘택홀 형성시 정렬 오차에 대한 공정 마진이 넓어지게 된다.
또한, 본 발명에 따르면, 제2 층간절연층(34)내에 스토리지 노드 콘택을 미리 형성함이 없이 제3 층간절연층(38) 형성후 직접 비씨콘택 패드(24a)의 표면을 노출시키는 스토리지 노드를 형성할 수 있기 때문에 공정이 단순화되어 원가 절감의 효과를 가져오며, 스토리지 노드의 접촉저항을 줄일 수 있어 디램의 동작특성을 개선할 수 있다.
Claims (21)
- 반도체기판 상에 제1 방향으로 연장된 복수개의 게이트전극 패턴들을 형성하는 단계;상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 비씨콘택 패드 열과 이에 인접한 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 디씨콘택 패드 열이 반복적으로 형성되는 방식으로 상기 비씨콘택 패드들과 디씨콘택 패드들을 형성하는 단계;상기 비씨콘택 패드들 및 디씨콘택 패드들이 형성된 상기 반도체기판의 전면에 제1 층간절연층을 형성하는 단계; 및상기 제1 층간절연층상에서 상기 제1 방향을 따라 규칙적으로 배열된 상기 복수개의 비씨콘택 패드들 사이를 따라 상기 복수개의 게이트전극 패턴들과 직교하는 제2 방향으로 연장되며, 상기 비씨콘택 패드 열들에서의 폭이 상기 디씨콘택 패드 열들에서의 폭보다 좁으며, 도전층, 제1 물질층 및 제2 물질층으로 된 비트라인 패턴을 형성하는 단계;를 포함하는 씨오비(COB) 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 비트라인 패턴을 형성하는 단계 이후에,상기 비트라인 패턴이 형성된 반도체기판 상에 제2 층간절연층을 형성하는 단계;상기 비트라인 패턴의 상기 제2 물질층의 표면이 노출되도록 상기 제2 층간절연층의 표면을 평탄하게 제거하는 단계;상기 노출된 제2 물질층을 제거하는 단계;상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계;상기 비트라인 패턴의 도전층 위의 등방성 식각된 부분 위로 제1 절연마스크층을 매몰하는 단계;상기 제1 절연마스크층이 매몰된 반도체기판 상에 제3 층간절연층을 형성하는 단계; 및상기 제3 층간절연층을 관통하며, 상기 제1 절연마스크층에 자체정렬되면서 상기 비씨콘택 패드와 연결되는 커패시터의 스토리지전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨오비(COB) 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 각 비씨콘택 패드 열들에 형성된 비씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 각 디씨콘택 패드들에 형성된 디씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 비씨콘택 패드들의 주기에 비하여 상기 디씨콘택 패드들의 주기가 2배가 되도록 상기 비씨콘택 패드들 및 디씨콘택 패드들이 배치되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트전극 패턴은 게이트 절연층, 게이트전극, 게이트 마스크층이 적층된 구조이며, 그의 측벽에는 절연층의 스페이서가 형성된 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 제2 층간절연층은 상기 비트라인의 제1 물질층과 동일한 물질층임을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 비트라인 패턴의 상기 제2 물질층의 표면이 노출되도록 상기 제2 층간절연층의 표면을 평탄하게 제거하는 단계는 화학기계적 연마공정에 의해 수행되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 노출된 비트라인 패턴의 제2 물질층을 제거하는 단계는 습식 식각 방식에 의해 수행되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드들이 등방성 식각된 부분에 의해 모두 가려질 때까지 상기 등방성 식각을 수행하는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드 열에서는 등방성 식각된 부분들이 서로 접촉될 때까지 상기 등방성 식각을 수행하는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 8 항 또는 제 9 항에 있어서, 상기 비트라인 패턴의 상기 도전층이 노출되도록 상기 제2 층간절연층 및 상기 비트라인 패턴의 제1 물질층을 등방성 식각하여 제거하는 단계에서는, 상기 반도체기판의 상측에서 볼 때 상기 비씨콘택 패드들이 등방성 식각된 부분에 의해 가려지지 않도록 상기 등방성 식각을 수행하는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 제 2 항에 있어서, 상기 비트라인 패턴의 도전층 위의 등방성 식각된 부분 위로 제1 절연마스크층을 매몰하는 단계는,상기 제2 층간절연층 및 비트라인 패턴의 제1 물질층이 등방성 식각된 상기 반도체기판의 전면에 상기 제2 층간절연층과 식각선택비를 갖는 제1 절연마스크 물질층을 형성하는 단계; 및상기 제1 절연마스크 물질층을 화학기계적 연마공정 또는 전면 에치백 공정에 의해 상기 제2 층간절연층의 표면이 노출될 때까지 식각하는 단계에 의해 수행되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법.
- 반도체기판;상기 반도체기판 상에 제1 방향으로 연장된 복수개의 게이트전극 패턴들;상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 비씨콘택 패드 열;상기 비씨콘택 패드 열과 인접하여 상기 게이트전극 패턴들 사이의 제1 방향을 따라 일정한 간격을 두고 형성된 디씨콘택 패드 열;상기 비씨콘택 패드들 및 디씨콘택 패드들이 형성된 상기 반도체기판의 전면에 형성된 제1 층간절연층; 및상기 제1 층간절연층상에서 상기 제1 방향을 따라 규칙적으로 배열된 상기 복수개의 비씨콘택 패드들 사이를 따라 상기 복수개의 게이트전극 패턴들과 직교하는 제2 방향으로 연장되며, 상기 비씨콘택 패드 열들에서의 폭이 상기 디씨콘택 패드 열들에서의 폭보다 좁은 비트라인 도전층을 포함하는 씨오비(COB) 구조를 갖는 반도체 메모리 소자.
- 제 12 항에 있어서,상기 비트라인 도전층의 표면상에 형성되며, 상기 비트라인 도전층의 폭보다 넓은 폭을 갖는 제1 절연마스크층;상기 비트라인 도전층 및 상기 제1 절연마스크층 사이의 공간을 매우는 제2 층간절연층;상기 제2 층간절연층 및 제1 절연마스크층상에 형성된 제3 층간절연층; 및상기 제3 층간절연층을 관통하며, 상기 제1 절연마스크층에 자체정렬되면서 상기 비씨콘택 패드와 연결되는 커패시터의 스토리지전극을 더 포함하는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 12 항에 있어서, 상기 각 비씨콘택 패드 열들에 형성된 비씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 각 디씨콘택 패드들에 형성된 디씨콘택 패드들은 상기 제1 방향을 따라 동일한 위상에 배열되며, 상기 비씨콘택 패드들의 주기에 비하여 상기 디씨콘택 패드들의 주기가 2배가 되도록 상기 비씨콘택 패드들 및 디씨콘택 패드들이 배치되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 게이트전극 패턴은 게이트 절연층, 게이트전극, 게이트 마스크층이 적층된 구조이며, 그의 측벽에는 절연층의 스페이서가 형성된 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드들이 상기 제1 절연마스크층에 의해 모두 가려지는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 반도체기판의 상측에서 볼 때 상기 디씨콘택 패드 열에서 상기 제1 절연마스크층들은 서로 접촉되는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 반도체기판의 상측에서 볼 때 상기 비씨콘택 패드들이 상기 제1 절연마스크층에 의해 가려지지 않는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 제2 층간절연층 및 제3 층간절연층은 실리콘산화물이며, 상기 제1 절연마스크층은 실리콘질화물임을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 제1 절연마스크층은 그 상측 가장자리로부터 상기 비트라인 도전층의 상측 가장자리를 향하여 하방으로 볼록한(convex) 형태로 형성된 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
- 제 13 항에 있어서, 상기 제1 절연마스크층에 자체정렬된 상기 커패시터의 스토리지 전극은 상기 제1 절연마스크층을 침식한 부분에 의해 상기 비씨콘택 패드와 접촉하는 부분의 폭이 감소하는 것을 특징으로 하는 씨오비 구조를 갖는 반도체 메모리 소자.
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