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KR100427501B1 - 반도체 제조방법 - Google Patents

반도체 제조방법 Download PDF

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KR100427501B1
KR100427501B1 KR10-1999-0046558A KR19990046558A KR100427501B1 KR 100427501 B1 KR100427501 B1 KR 100427501B1 KR 19990046558 A KR19990046558 A KR 19990046558A KR 100427501 B1 KR100427501 B1 KR 100427501B1
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KR
South Korea
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opening
semiconductor device
interlayer insulating
insulating film
box
Prior art date
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KR10-1999-0046558A
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KR20000047555A (ko
Inventor
안도마사테루
Original Assignee
닛뽄덴끼 가부시끼가이샤
엔이씨 일렉트로닉스 코포레이션
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Filing date
Publication date
Application filed by 닛뽄덴끼 가부시끼가이샤, 엔이씨 일렉트로닉스 코포레이션 filed Critical 닛뽄덴끼 가부시끼가이샤
Publication of KR20000047555A publication Critical patent/KR20000047555A/ko
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Abstract

본 발명은 포토리소그래피 공정에서, 하층 패턴과 상층 패턴의 위치 정렬의 정밀도 향상을 도모할 수 있는 반도체 장치의 제조 방법을 제공한다. 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크를 박스 마크 형성 영역에 마련한다. 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 층간절연막(7) 상에 형성되어 이루어진 개구(9-a)와, 개구(9-a)와 거의 동일 중심을 갖는 직사각형 모양의 슬릿(9-b)으로 구성되며, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크(11-a)인 것에 의해, 층간절연막(7)에 다시 리플로우가 일어난 경우에, 개구(9-a)의 엣지 부분의 형상 변화를 최소한으로 억제할 수 있다. 이상에 의해 상기 목적을 달성할 수 있다.

Description

반도체 제조 방법{SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
발명의 분야
본 발명은 반도체 장치의 제조 방법에 관한 것이다. 특히, 반도체 장치의 제조 공정 중 포토리소그래피 공정에서, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴을 최적의 상대 위치 관계로 하기 위한 위치 정렬의 정밀도 향상을 꾀할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
종래 기술의 설명
초고집적 반도체 장치의 개발이 최근 진척되고 있다. 이러한 개발과 더불어, 반도체 소자의 미세화 및 고밀도화를 꾀하기 위하여, 반도체 소자의 형성에 필수적인 포토리소그래피 공정에서의 마스크의 위치 정렬 정밀도에 대한 개선이 강하게 요구되고 있다.
통상적으로, 반도체 장치의 제조에 있어서, 반도체 기판 상에 금속막, 반도체막, 절연체막 등의 각종 재료막으로 형성된 패턴이 차례로 적층되어, 미세 구조의 반도체 소자가 형성된다. 이러한 반도체 소자용 패턴을 적층하는 경우에, 포토리소그래피 공정에서, 앞 공정에서 형성된 하층의 패턴에 다음 상층 패턴을 정렬시켜서 형성하는 것이 필요하게 된다.
포토리소그래피 공정에서, 상층 패턴의 포토리소그래피 공정이 수행될 때, 마스크 패턴은 소정의 규격에 따라 하층의 패턴과 정렬된다. 반도체 장치가 미세화, 고밀도화함에 따라서 이들 패턴을 정렬할 때의 위치 정렬 정밀도가 높은 것이 계속 요구되게 되어, 위치 정렬 정밀도를 향상시키기 위한 기술이 요청되고 있다.
이 위치 정렬 정밀도는, 일반적으로, 반도체 칩의 하층 패턴과 상층 패턴에 한 쌍의 박스 마크를 형성하여, 이들 박스 마크간의 위치의 어긋남을 계측함에 의해 산출된다. 예컨대, 반도체 기판 상에 형성되어 있는 어떠한 마크와, 포토리소그래피 공정에 의해 얻어지는 포토레지스트로 이루어진 위치 정렬 마크로 이루어진 한 쌍의 박스 마크간의 상대 위치를 계측하여 이들 간의 상대적인 위치의 어긋남을 산출함에 의해 하층 패턴과 상층 패턴의 상대 위치의 어긋남(위치 정렬 어긋남의 양)을 산출한다. 이 위치 정렬 어긋남의 양에 의거하여 하층 패턴과 상층 패턴의 위치 정렬이 수행된다.
예컨대, 일본 특허원 제9-232221호에는, 층간절연막의 소정의 영역에 마련된 슬릿형의 홈과, 층간절연막의 위에 적층된 박막 상에 제공된 포토레지스트로 이루어진 위치 정렬 마크로서 구성된 한 쌍의 박스 마크간의 상대 위치를 계측함에 의해, 하층 패턴인 층간절연막과 상층 패턴인 포토레지스트층의 상대 위치를 산출하는 반도체 장치 및 반도체 장치의 제조 방법이 개시되어 있다.
한편, 위치 정렬 정밀도를 검출하기 위하여 쓰이는 박스 마크는, 트랜지스터 등의 소자가 형성된 영역과는 별도의 영역에 마련된다. 즉, 도 5에 도시한 바와 같이, 박스 마크 형성 영역(2,3,4 및 5)은, 칩 영역(제품 영역)(1)이 아니라 스크라이브 라인(scribe line)(0) 상에 형성된다. 이에 의해, 칩 면적의 증대를 초래하지 않으면서 위치 정렬의 어긋난 양을 산출할 수 있다. 또한, 1 회의 위치 정렬에 대해 1 개의 박스 마크 형성 영역이 쓰이기 때문에 위치 정렬마다 사용하는 박스 마크 형성 영역이 다르다. 이 때문에 적어도 위치 정렬을 행하는 횟수만큼 박스 마크 형성 영역이 필요하여 진다.
이와 같이, 박스 마크간의 상대적인 위치어긋남에 의해 산출된 위치 정렬의 어긋난 양에 따라 하층 패턴과 상층 패턴의 위치 정렬을 하는 경우에 있어서, 위치 정렬의 정밀도를 좌우하는 큰 요소의 하나로서, 박스 마크의 관측의 용이함이 거론된다. 도 6에, 종래의 반도체 장치 및 종래의 반도체 장치의 제조 방법에 있어서, DRAM 중에 전극 재료로 쓰이는 다결정 실리콘층 등의 도전체 재료막의 포토리소그래피 공정에서, 위치 정렬을 위한 박스 마크를 형성하는 공정을 도시한다. 여기서는 일 예로서, 상기 박스 마크가, 도 5에 도시된 박스 마크 형성 영역(2)에서 형성된 경우에 대하여 설명한다.
종래의 반도체 장치 및 반도체 장치의 제조 방법에 있어서는, 도 6의 (A)에 도시한 바와 같이, 반도체 기판(26) 상에 층간절연막(27)이 마련된다. 층간절연막(27)은, 예컨대, SiO2, TEOSBPSG(테트라에톡시올쏘실리케이트 보로포스포실리케이트 글래스; Tetraethoxyorthosilicat Borophosphosilicate glass)막 등이고, 칩 영역(제품 영역)에 있어서, 소자와 제 1 다결정 실리콘층으로 이루어진 비트 라인(도시하지 않음), 및 소자와 제 2 다결정 실리콘층으로 이루어진 비트 라인(도시하지 않음)을 서로 절연하기 위하여 적어도 2 층 이상의 층간절연막으로써 구성된다. 또, 이 시점에서의 층간절연막(27)의 두께는 약 1000nm 정도이다. 칩 영역(제품 영역)(1)에 있어서는, 제 1 및 제 2 다결정 실리콘층으로 이루어진 워드 라인 및 비트 라인이 형성되지만, 박스 마크 형성 영역에는 트랜지스터 등의 소자가 형성되지 않기 때문에 상기 제 1 및 제 2 다결정 실리콘층으로 이루어진 워드 라인 및 비트 라인 등은 박스 마크 형성 영역(2)에는 형성되지 않는다. 다음에, 도 6의 (A)에 도시한 바와 같이, 포토레지스트(28)를 층간절연막(27) 상의 전체 면에 도포한다.
계속해서, 도 6의 (B) 및 (C)에 도시한 바와 같이, 종래의 포토리소그래피 기술 및 에칭기술을 써서, 칩 영역(제품 영역)(1)에 있어서, 상기 N-확산층 상에 다결정 실리콘층 등의 도전체 재료막(210)으로 이루어진 축적 전극을 접속하기 위한 콘택트(도시하지 않음)를 형성하는 동시에, 도 5에 도시된 박스 마크 형성 영역(2)에, 박스 마크로서 개구(opening groove; 29-a)를 형성한다. 계속하여, 칩 영역(제품 영역)(1) 및 박스 마크 형성 영역(2)에 축적 전극이 되는 두께 약 500 내지 700nm 정도의 도전체 재료막(210)을 형성한 후, 도 6의 (D)에 도시한 바와 같이, 포토레지스트(211)를 전면에 도포한다. 다시, 도 6의 (E)에 도시한 바와 같이, 일반적으로 쓰고 있는 포토리소그래피 기술을 써서, 상기 개구(29-a) 내의 도전체 재료막(210) 상에, 위치 정렬 마크(211-a)를 형성한다.
도 6의 (E)에 대응하는 평면도를 도 6의 (F)에 도시한다. 일반적으로, 도 6의 (F)에 도시한 바와 같이, 위치 정렬 마크(211-a)와 개구(29-a)와의 상대적인 위치의 어긋남은, 존재의 화상처리 기술을 적용함으로써 기계적으로 산출된다. 도 6의 (F)에는, 존재의 화상처리 기술에 의해 얻어진 개구(29-a)와 위치 정렬 마크(211-a)의 위치어긋남 측정결과의 데이터를 도시한 파형(212)을, 개구(29-a) 및 위치 정렬 마크(211-a)를 함께 도시한다.
그렇지만, 도 6에 도시된 종래의 반도체 장치 및 반도체 장치의 제조 방법에는 이하와 같은 문제점이 있었다.
종래의 반도체 장치의 제조 공정에는, 보통, 복수의 열처리 공정이 포함된다. 그 중의 대표적인 것으로서, 반도체 기판 상에 형성된 층간절연막의 열처리가 거론된다.
반도체 기판 상에 어떠한 층간절연막(예컨대, Si02, TEOSBPSG막 등)을 형성하는 경우, 형성된 층간절연막은 표면에 요철을 가지고 있으며, 평탄하지 않다. 그 때문에 일반적으로, 반도체 장치의 제조 공정에서 충분한 평탄성을 얻기 위하여, 상기 층간절연막에 열처리를 시행하여 리플로우(유동화)시키는 것에 의해 평탄화한다. 그 때, 층간절연막이 리플로우(유동화)하는 소정의 온도 이상으로 상기 열처리를 함으로써, 층간절연막은 충분히 평탄화된다. 또한, 일단 한 번 리플로우시킨 층간절연막은, 상기 층간절연막을 리플로우시켰을 때의 온도(리플로우 온도)보다 높은 온도가 아니면 다시 리플로우를 일으키지 않는 것이 알려지고 있다.
한편, 종래의 반도체 장치에 있어서는, 반도체 소자가 그 만큼 미세하지도 않고 밀도도 낮기 때문에 상기 층간절연막의 평탄화를 목적으로 한 열처리의 온도가 약간 높아도, 디바이스 특성 등, 반도체 소자에 주는 영향은 적었다. 그렇지만, 최근의 반도체 장치의 미세화·고밀도화에 따라, 평탄화를 할 때의 열처리 온도(리플로우 온도)가 고온인 경우 디바이스 특성 등, 반도체 소자에 미치는 영향이 종래의 반도체 장치와 비교하여 커지게 되었다. 따라서 층간절연막의 평탄화를 목적으로 열처리를 하는 경우에는, 층간절연막을 충분히 평탄화 할 수 있는 온도범위 내에서 될 수 있는 한 낮은 온도로 열처리를 할 필요가 있기 때문에 평탄화를 할 때의 열처리는 종래와 비교하여 낮은 리플로우 온도로 행하여지도록 되어 왔다. 그렇지만, 이와 같이 종래와 비교하여 낮은 리플로우 온도에서 평탄화가 수행됨에 따라서 상기 층간절연막의 평탄화 이외의 다른 공정에서 쓰이는 열처리의 온도가 높게 되는 문제가 생겨 왔다.
예컨대, 도 6에 도시된 종래의 반도체 장치 및 반도체 장치의 제조 방법에 있어서, 예컨대 SiO2, TEOSBPSG막 등으로 이루어진 층간절연막(27)의 평탄화를 목적으로 한 열처리를 800℃(리플로우 온도)에서 행한 후, 이온주입법에 의해 주입된 이온의 활성화 등을 목적으로 한 열처리(예컨대, N2분위기 하에서, 850℃에서 10분)를 시행하는 경우, 상기 이온의 활성화 등을 목적으로 한 열처리 공정 온도(850℃)가 층간절연막(27)의 리플로우 온도(800℃)보다도 높게 되어, 층간절연막(27)이 다시 리플로우(재유동화)를 일으켜, 개구(29-a)의 측면부의 저면부 부근으로부터 저면부에 걸쳐 층간절연막(27)의 형상이 변하게 된다. 이 개구(29-a)의 엣지 부분(개구(29-a)의 측면부의 저면부 부근으로부터 저면부에 걸친 부분)의 형상 변화의 정도는, 개구(29-a)의 외측에 인접하는 층간절연막(27)의 부피에 비례한다. 즉, 도 6의 (F)에 도시된 잔여 폭(a"2)과 비교하여 잔여 폭(a"1) 쪽이 크기 때문에 잔여 폭(a"2)측 보다 잔여 폭(a"1)측이 인접하는 층간절연막(27)의 부피가 더 크게 된다. 이러한 이유로 인해, 잔여 폭(a"1)측에서의 개구(29-a)의 엣지 부분이 잔여 폭(a"2)측의 엣지 부분에 비교하여 형상 변화의 정도가 크게되어, 나중에 형성된 도전체 재료막(210)에 파먹힌 형상으로 되어 버린다. 그 때문에 위치 정렬 마크(211-a) 및 개구(29-a)에서의 위치어긋남 양을 존재의 화상처리 기술을 써서 측정한 경우, 도 6의 (F)에 도시한 바와 같이, 위치어긋남 측정결과를 도시한 데이터의 파형(212) 중, 개구의 잔여폭(a"1)측의 엣지 부분에 있어서의 피크가 둔하게 된다. 그 결과로서, 박스 마크 간(위치 정렬 마크(211-a)과 개구(29-a)와의 사이)의 상대적인 위치어긋남 양을 정확히 읽어내기 어려워지기 때문에 하층 패턴과 상층 패턴 사이의 위치 정렬 정밀도가 현저히 저하되는 문제가 있다.
본 발명은, 이상의 종래 기술에 있어서의 문제에 감안하여 이루어진 것이다. 본 발명의 목적은, 반도체 장치의 제조 공정 중의 포토리소그래피 공정에서, 하층 패턴인 반도체 기판 상에 존재하는 패턴과 상층 패턴인 다음 공정의 설계 패턴 사이의 위치 정렬을 할 때에, 상기 위치 정렬의 정밀도의 향상을 꾀할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 장치 상에 배치된 박스 마크를 도시한 도면.
도 2는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 방법을 도시한 도면.
도 3은 본 발명의 제 2 실시예에 따른 반도체 장치 상에 배치된 박스 마크를 도시한 도면.
도 4는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 도시한 도면.
도 5는 종래 기술 및 본 발명의 반도체 장치 상에 배치된 박스 마크 형성 영역을 도시한 도면.
도 6은 종래의 반도체 장치 및 반도체 장치의 제조 방법을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
0 : 스크라이브 라인 1 : 칩 영역(제품 영역)
2, 3, 4, 5 : 박스 마크 형성 영역 6, 16, 26 : 반도체 기판
7, 17, 27 : 층간절연막 8, 18, 28 : 포토레지스트
9-a, 19-a, 29a : 개구 9-b, 19-b, 29b : 슬릿
10, 11O, 210 : 반도체 재료막 11, 111, 211 : 포토레지스트
11-a, 111-a, 211-a : 위치 정렬 마크
212 : 위치어긋남 측정결과를 나타내는 데이터의 파형
a1, a2, a"1, a"2 : 잔여 폭
이상의 과제를 해결하기 위한 본원의 제 1 발명은, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리의 위치에 개구를 둘러싸는 형상의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
상기 구성을 갖는 본원의 제 1 발명의 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 형성되어진 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리의 위치에 개구를 둘러싸는 형상의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿 사이에 층간절연막이 거의 균등하게 배치되기 때문에 층간절연막이 다시 리플로우를 일으킨 경우에, 개구의 엣지 부분의 형상 변화를 최소한으로 막을 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리의 위치에 설치한 개구를 둘러싸는 형상의 슬릿에 의해서 층간절연막이 개구의 중심에 대하여 거의 균등하게 분할되어 있기 때문에 개구의 엣지 부분의 형상 변화가 개구의 중심에 대하여 거의 같은 정도로 되기 때문에 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어진 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 도시한 데이터의 파형이, 개구의 중심에 대하여 거의 대칭인 모양으로 되기 때문에 위치어긋남 양을 정확히 검출할 수 있어서 위치 정렬 정밀도를 저하시키는 일이 없다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본원의 제 2 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성을 갖는 본원 제 2 발명의 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿 사이에 배치된 층간절연막이 개구의 중심에 대하여 거의 균등하게 되어, 층간절연막이 다시 리플로우를 일으키는 경우에, 개구의 엣지 부분의 형상 변화를 최소한으로 억제할 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되었다고 해도, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿에 의해 층간절연막이 분할됨으로써, 개구와 슬릿 사이에 배치된 층간절연막이 개구의 중심에 대하여 거의 균등하게 되기 때문에 개구의 엣지 부분의 형상 변화가 개구의 중심으로부터의 거리에 거의 대응하여 일어남에 의해, 위치어긋남 측정을 행한 경우, 상기 측정에 의해 얻어진 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형은 개구의 중심으로부터의 거리에 거의 대응한 것으로 되어, 상기 위치어긋남 측정결과를 나타내는 데이터로부터 위치어긋남 양을 정확히 측정할 수 있다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본원의 제 3 발명의 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 층간절연막 상의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리에 위치하도록 프레임 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함하는 것을 특징으로 한다.
상기 구성을 갖는 본원의 제 3 발명의 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리에 위치하도록 프레임 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿 사이의 층간절연막이 개구의 중심에 대하여 거의 균등하게 배치되어, 층간절연막이 다시 리플로우를 일으키는 경우에, 개구의 엣지 부분의 형상 변화를 최소한으로 억제할 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되었다고 해도, 개구의 외주로부터 거의 등거리에 위치하도록 배치된 프레임 모양의 슬릿에 의해서 층간절연막이 분할됨에 의해, 개구와 슬릿 사이의 층간절연막이 개구의 중심에 대하여 거의 균등하게 배치되기 때문에 개구의 엣지 부분이 개구의 중심으로부터의 거리에 거의 대응하여 형상 변화가 일어남으로, 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 마찬가지로, 개구의 중심으로부터의 거리에 거의 대응한 것으로 되기 때문에 상기 위치어긋남 측정결과를 나타내는 데이터로부터 위치어긋남 양을 정확히 측정할 수 있다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본원의 제 4 발명의 반도체 장치의 제조 방법은, 본원의 제 1 내지 제 3 발명의 어느 하나의 반도체 장치의 제조 방법으로서, 위치 정렬 마크의 폭을 개구의 폭보다 작게 설정하는 것을 특징으로 한다.
상기 구성을 갖는 본원의 제 4 발명의 반도체 장치의 제조 방법에 의하면, 위치 정렬 마크의 폭을 개구의 폭보다 작게 설정함에 의해, 위치 정렬 마크를 개구의 내부에 설치할 수 있기 때문에 존재의 화상처리 기술을 쓴 위치어긋남 측정에 있어서 위치 정렬 마크 부분의 콘트라스트가 명료하게 되어, 위치 정렬 마크를 검출하기 쉽게 된다. 이에 의해, 개구와 위치 정렬 마크와의 사이의 위치어긋남 양을 정확히 검출할 수 있기 때문에 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본원의 제 5 발명의 반도체 장치의 제조 방법은, 본원의 제 1 내지 제 4 발명의 어느 하나의 반도체 장치의 제조 방법이고, 위치 정렬 마크를 제거 구조로서 형성하는 것을 특징으로 한다.
상기 구성을 갖는 본원의 제 5 발명의 반도체 장치의 제조 방법에 의하면, 위치 정렬 마크를 제거 구조로서 형성되어 있지만, 위치 정렬 마크를 잔여 구조로 하는가 또는 제거 구조로 하는가를 제품의 사양에 따라 적절히 선택하여 사용함으로써, 개구와 위치 정렬 마크와의 사이의 위치어긋남 양을 정확히 검출할 수 있기 때문에 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본원의 제 6 발명은, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가 박스 마크 형성 영역에 마련되어 이루어진 반도체 장치에 있어서, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리의 위치에 배치된 개구를 둘러싸는 모양의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것을 특징으로 하는 반도체 장치이다.
본원에서 말하는 박스 마크 형성영역이라 함은, 박스 마크가 형성된 영역으로서, 반도체 장치 상의 소자가 형성되지 않는 영역에 마련되는 것이다. 상기 구성을 갖는 본원의 제 6 발명의 반도체 장치에 의하면, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리의 위치에 배치된 개구를 둘러싸는 형상의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것에 의해 개구와 슬릿 사이에 층간절연막이 거의 균등하게 배치되어 구성되기 때문에 층간절연막에 다시 리플로우가 일어난 경우에, 엣지 부분의 형상 변화를 최소한으로 한정시킨 개구를 갖는 반도체 장치를 얻을 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리의 위치에 배치된 개구를 둘러싸는 형상의 슬릿에 의해서 개구의 중심에 대하여 거의 균등하게 분할된 층간절연막을 갖게 됨으로써, 개구의 엣지 부분의 형상 변화는 개구의 중심에 대하여 거의 같은 정도로 되어, 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어지는 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형은 개구의 중심에 대하여 거의 대칭인 모양으로 되고, 위치어긋남 양을 정확히 검출할 수 있고 위치 정렬 정밀도를 저하시키는 일이 없다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적인 상대 위치 관계를 갖게 되는 반도체 장치를 얻을 수 있고, 제품 수율이 양호한 반도체 장치로 구성되고, 그 결과 반도체 장치 자체를 저렴한 비용으로 생산하는 것이 가능하기 때문에 저렴하게 얻을 수 있다.
또한, 본원의 제 7 발명은, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가, 박스 마크 형성 영역에 마련되어 이루어진 반도체 장치에 있어서, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것을 특징으로 하는 반도체 장치이다.
본원에서 말하는 박스 마크 형성 영역이라 함은, 박스 마크가 형성된 영역으로서, 반도체 장치 상의 소자가 형성되지 않는 영역에 마련되는 것이다. 상기 구성을 갖는 본원의 제 7 발명의 반도체 장치에 의하면, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성된 개구와, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿으로 구성되며, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크이며, 상기 반도체 장치는 개구와 슬릿 사이에 거의 균등하게 배치된 층간절연막을 갖는다. 따라서 층간절연막에 다시 리플로우가 일어난 경우에, 엣지 부분의 형상 변화가 최소한으로 억제된 개구가 마련된 반도체 장치를 얻을 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되는 일이 있더라도, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿에 의해 개구의 중심에 대하여 거의 균등하게 분할된 층간절연막이 형성되어 있기 때문에 개구의 엣지 부분의 형상 변화는 개구의 중심에 대하여 같은 정도로 되고, 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어지는 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 마찬가지로 개구의 중심에 대하여 거의 대칭인 형상으로 되어, 위치어긋남 양을 정확하게 검출할 수 있고 위치 정렬 정밀도를 유지시킬 수 있다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적의 상대 위치 관계를 갖는 반도체 장치로 얻을 수 있게 되어, 제품 가공의 수율이 양호한 반도체 장치로 구성되며, 그 결과 저렴한 비용으로 생산이 가능하게 되어, 저렴한 반도체 장치를 얻을 수 있다.
또한, 본원의 제 8 발명은, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가, 박스 마크 형성 영역에 마련되어 이루어진 반도체 장치에 있어서, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리의 위치에 배치된 프레임 모양의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것을 특징으로 하는 반도체 장치이다.
상기 구성을 갖는 본원의 제 8 발명의 반도체 장치에 의하면, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리의 위치에 배치된 프레임 모양의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크이기 때문에 개구와 슬릿 사이에 거의 균등하게 배치된 층간절연막이 마련된다. 따라서 상기 층간절연막에 다시 리플로우가 일어난 경우에, 엣지 부분의 형상 변화가 최소한으로 억제된 개구를 구비하는 반도체 장치를 얻을 수 있다. 더욱이 이 경우에, 개구에 있어서 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리의 위치에 배치된 프레임 모양의 슬릿에 의해서 층간절연막이 분할되어 있기 때문에 개구와 엣지 부분 사이의 층간절연막은 개구의 중심에 대하여 거의 균등하게 배치된다. 따라서 개구의 엣지 부분의 형상 변화는 개구의 중심으로부터의 거리에 거의 대응하여 일어나고, 그 결과 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 마찬가지로 개구의 중심에서의 거리에 거의 대응한 파형을 갖게 된다. 이러한 이유로, 상기 위치어긋남 측정 결과를 나타내는 데이터로부터 위치어긋남 양을 정확하게 측정할 수 있다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적인 상대 위치 관계를 갖는 반도체 장치를 얻을 수 있고, 제품 수율이 양호한 반도체 장치로 구성되어, 그 결과 그 자체가 저렴한 비용으로 생산이 가능하기 때문에 저렴한 반도체 장치를 얻을 수 있다.
이하, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 및 반도체 장치를 도면을 참조하여 설명한다. 그러나, 하기의 실시예는 본 발명의 일 실시예에 따른 반도체 장치 제조 방법 및 반도체 장치의 일례에 지나지 않는다.
제 1 실시예
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법 및 반도체 장치를 도 1, 도 2 및 도 5를 참조하여 상세히 설명한다.
도 5는 본 발명의 일 실시예에 따른 반도체 장치 상에 제공되는 박스 마크 형성 영역을 도시한 평면도이다. 도 5에 있어서, 반도체 장치(1) 상의 소자가 형성되지 않는 영역인 약 1O0μm의 폭을 갖는 스크라이브 라인(O) 상에 약 60 내지 80μm의 폭을 갖는 박스 마크 형성 영역(2, 3, 4 및 5)을 마련한다. 스크라이브 라인(0) 및 박스 마크 형성 영역의 폭은 이에 한정되는 것이 아니다. 이들 박스 마크 형성영역은 각각 하나의 영역에 관하여 일회의 패터닝에 있어서만 사용된다. 그 때문에 적어도 패터닝의 횟수만큼 박스 마크 형성 영역이 마련된다. 본 실시의 형태에 있어서는, 박스 마크 형성 영역(2)에 마련된 박스 마크를 일례로서 설명한다. 또, 도 5에 있어서는, 하나의 박스 마크 형성 영역에 2개의 박스 마크가 형성되어 있지만, 하나의 박스 마크 형성영역에 형성된 박스 마크의 수는 이에 한정되는 것이 아니다.
도 1의 (A)는 본 실시예에 따른 반도체 장치의 박스 마크 형성영역(2)에 마련되는 한 쌍의 박스 마크를 도시한 도면이다.
도 1의 (B)는 도 1의 (A)에 도시된 반도체 장치의 A-A'에 있어서의 단면도이다.
도 2의 (A) 내지 (G)는 본 실시예에 따른 반도체 장치가 DRAM에 응용되는 경우에 있어서, 상기 DRAM의 전극재료로 쓰이는 도전체 재료막(10)의 포토리소그래피 공정에서의 박스 마크의 제조 공정을 차례로 도시한 도면이다.
다음에, 본 실시예에 따른 반도체 장치에 관하여 상세히 설명한다. 도 1에 도시한 바와 같이, 본 실시예에 따른 반도체 장치에 마련되는 박스 마크 형성 영역(2)에는 두 쌍의 박스 마크가 마련되어 있다. 상기 한 쌍의 박스 마크는 하층 패턴인 반도체 장치의 기판 상에 마련된 개구(9-a)와, 상층 패턴인 도전체 재료막(10) 위에 마련된 포토레지스트층으로 이루어진 위치 정렬 마크(11-a)의 상대 위치를 측정하기 위하여 마련된 것이다. 상기 박스 마크는 한 쌍의 박스 마크이며, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 개구(9-a)와, 개구(9-a)의 외주로부터 거의 등거리의 위치에 배치된 프레임 모양(개구9-a를 둘러싸는 형상)의 슬릿(9-b)으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구(9-a) 내의 도전체 재료막(10) 상에 형성된 위치 정렬 마크(11-a)이다. 상기 한 쌍의 박스 마크를 사용함 의해, 하층 패턴인 반도체 장치의 기판 상에 마련된 개구(9-a)와, 상층 패턴인 상기 도전체 재료막(10)의 위에 마련된 상기 포토레지스트층으로 이루어진 위치 정렬 마크(11-a)의 상대 위치를 양호한 정밀도로 측정할 수 있다.
다음에, 본 실시예에 따른 반도체 장치의 제조 방법에 관하여 상세히 설명한다. 본 실시의 형태에 관한 반도체 장치의 제조 공정에서는, 도 2의 (A)에 도시한 바와 같이, P형 실리콘 등으로 이루어진 반도체 기판(6) 상에 층간절연막(7)을 마련한다. 층간절연막(7)은 예를 들면, SiO2, TEOSBPSG막 등으로서, 층간절연막(7)을 반도체 기판(6) 상에 마련한 후, 칩 영역(제품 영역)(1)(도 5에 도시된다)에 있어서 제 3 다결정 실리콘층 등의 도전체 재료막(10)으로 이루어진 축적 전극과, N-확산층을 접속하기 위한 콘택트를 형성한다. 또한, 칩 영역(제품 영역)(1)에 있어서, 소자와 제 1 다결정 실리콘층으로 이루어진 워드 라인(도시하지 않음) 및 소자와 제 2 다결정 실리콘층으로 이루어진 비트 라인(도시하지 않음)을 서로 절연하기 위하여, 층간절연막(7)은 적어도 2층 이상의 층간절연막으로 구성된다. 이때, 층간절연막(7)의 두께는 1000nm 정도이다. 칩 영역(제품 영역)(1)에 있어서는, 제 1 및 제 2 다결정 실리콘층으로 이루어진 워드 라인 및 비트 라인이 형성되지만, 박스 마크 형성영역(2)에는 트랜지스터 등의 소자가 형성된데, 제 1 및 제 2 다결정 실리콘층으로 이루어진 워드 라인 및 비트 라인 등은 박스 마크 형성영역(2)에 형성되지 않는다. 다음에, 도 2의 (A)에 도시한 바와 같이, 층간절연막(7)의 표면에 포토레지스트(8)를 도포한다.
다음에, 도 2의 (B) 및 (C)에 도시한 바와 같이, 일반적으로 쓰고 있는 포토리소그래피 기술과 엣칭기술을 써서, 칩 영역(제품 영역)(1)에 있어서 상기 N­확산층 상에 도전체 재료막(10)으로 이루어진 축적 전극을 접속하기 위한 콘택트(도시하지 않음)를 형성하는 동시에, 박스 마크 형성영역(2)에, 한 쌍의 박스 마크 중 한 쪽의 박스 마크인 개구(9-a) 및 슬릿(9-b)을 형성한다. 또한, 도 2의 (C)에 도시한 바와 같이, 상기 개구(9-a)를 구성하는 4변에서 슬릿(9-b)을 구성하는 4변까지의 거리가 거의 같이 되도록 슬릿(9-b)을 형성한다. 예컨대, 약 1μm 정도의 폭을 갖는 프레임 모양으로 슬릿(9-b)을 형성하여, 잔여 폭(a1 및 a2)이 약 10μm가 되도록 상기 개구(9-a)의 외주를 둘러싸는 형상으로 슬릿(9-b)을 마련한다. 도 2의 (C)에 대응하는 평면도를 도 2의 (D)에 도시한다. 이상의 구성에 의해, 슬릿(9-b)에 의해 층간절연막(7)을 분할함으로써 개구(9-a)에 인접하는 층간절연막(7) 상의 잔여폭(a1 및 a2)이 거의 같은 길이로 된다. 이상으로 도시한 공정의 후에, 예컨대 이온주입법에 의해 주입된 이온의 활성화 등을 목적으로 한 열처리(예컨대, N2분위기 하에서 850℃로 약 10분의 열처리) 등을 시행한다. 종래의 반도체 장치 및 반도체 장치의 제조 방법의 경우, 상기 활성화 등을 목적으로 한 열처리의 온도가, 층간절연막(7)의 리플로우 온도(층간절연막(7)의 평탄화를 했을 때의 열처리의 온도)보다도 높은 경우, 층간절연막(7)이 다시 리플로우를 일으킨다. 그 결과로서, 개구(9-a)의 엣지 부분(개구(9-a)의 측면부의 저면부 부근으로부터 저면부에 걸친 부분)의 형상이 현저하게 변화되기 때문에 개구(9-a)의 엣지 부분의 콘트라스트가 불명료하게 됨으로 위치 정렬 정밀도가 저하한다. 그렇지만, 본 실시예에 따른 반도체 장치에 있어서는, 한 쌍의 박스 마크를 사용함으로써, 층간절연막(7)이 다시 리플로우를 일으킨 경우라도 개구(9-a)의 엣지 부분(개구9-a의 측면부의 저면부 부근에서 저면부에 걸친 부분)의 형상이 변화되어 개구(9-a) 상에 마련된 재료막(본 실시예의 형태에 있어서는 도전체 재료막(10))에 층간절연막(7)이 파고 들어가는 것과 같은 형상의 악화를 방지할 수 있게 되어, 개구(9-a)의 엣지 부분의 콘트라스트가 불명료하게 됨에 의해 위치 정렬 정밀도가 저하하는 것을 용이하게 회피할 수 있다. 종래의 반도체 장치 및 반도체 장치의 제조 방법의 경우, 개구(9-a)의 엣지 부분의 형상에서의 변형은 개구(9-a)의 외측에 인접하는 층간절연막(7)의 부피에 비례하기 때문에 인접하는 층간절연막(7)의 부피가 클수록, 층간절연막(7)의 재리플로우에 의한 영향이 커진다. 따라서 슬릿(9-b)에서 층간절연막(7)을 분할하여, 위치어긋남 측정 시에 지장이 없을 정도로 개구(9-a)에 인접하는 층간절연막(7)의 잔여폭(a1 및 a2)을 축소함으로써, 개구(9-a)의 엣지 부분의 형상이 변화되는 것으로 인해 층간절연막(7)이 개구(9-a) 상에 마련된 재료막(본 실시의 형태에 있어서는 도전체 재료막(10))으로 파먹는 형상이 되는 것을 용이하게 방지할 수 있다. 따라서 박스 마크간의 위치어긋남 측정 때에 있어서의 개구(9-a)의 엣지 부분의 콘트라스트의 저하를 방지할 수 있다. 더욱이 이 경우에, 개구(9-a)의 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 슬릿(9-b)에 의해서 층간절연막(7)이 개구(9-b)의 중심에 대하여 거의 균등하게 분할되어 있기 때문에 개구(9-b)의 엣지 부분의 형상 변화가 개구(9-a)의 중심에 대하여 같은 정도로 된다. 따라서, 개구(9-a)의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 개구(9-a)의 중심에 대하여 마찬가지 모양이 얻어지기 때문에 위치 정렬 정밀도의 저하를 초래하지 않는다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
다음에, 도 2의 (E)에 도시한 바와 같이, 칩 영역(제품 영역)(1)에 있어서 축적 전극(도시하지 않음)이 되는 두께 500 내지 7O0nm 정도의 제 3 다결정 실리콘층 등으로 이루어진 도전체재료막(10)을 형성한 후, 도 2(E)에 도시한 바와 같이 포토레지스트(11)를 전면에 도포한다. 또한, 일반적으로 쓰고 있는 포토리소그래피기술을 사용하여, 도 2의 (F)에 도시한 바와 같이, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크인 위치 정렬 마크(11-a)를 개구(9-a) 내의 도전체 재료막(10) 상에 형성한다. 도 2의(F)에 대응하는 평면도를 도 2의 (G)에 도시한다. 일반적으로, 도 2의 (G)에 도시한 바와 같이, 포토레지스트로 이루어진 위치 정렬 마크(11-a)와 개구(9-a)의 상대적인 위치어긋남 양을 존재의 화상처리 기술을 적용하여 기계적으로 산출함에 의해, 반도체 장치의 기판 상에 마련된 하층 패턴과, 하층 패턴 상에 마련된 상층 패턴의 상대 위치를 측정할 수 있다.
제 2 실시형태
또한, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법 및 반도체 장치를 도 3 및 도 4를 참조하여 설명한다.
도 3의 (A)는 본 발명의 제 2 실시예에 따른 반도체 장치의 박스 마크 형성 영역(2)에 마련되는 한 쌍의 박스 마크를 도시한 도면이다.
도 3의 (B)는 도 3(A)에 도시된 반도체 장치의 A-A'에 있어서의 단면도이다.
도 4의 (A) 내지 (G)는 본 발명의 제 2 실시예에 따른 반도체 장치가 DRAM에 응용되는 경우에 있어서, 상기 DRAM의 전극 재료로 쓰이는 제 3 다결정 실리콘층 등으로 이루어진 도전체 재료막(110)의 포토리소그래피 공정에서의 박스 마크의 제조 공정을 차례로 도시한 도면이다.
도 3 및 도 4에 도시된 본 발명의 제 2 실시예에 따른 반도체 장치 및 반도체 장치의 제조 방법은, 칩 영역(제품 영역)1에 있어서 축적 전극이 되는 두께 500∼700nm 정도의 제 3 다결정 실리콘층 등으로 이루어진 도전체 재료막 및 포토레지스트를 전면에 도포하는 공정(도 4의 (A) 내지 (E)에 도시된 공정)까지는, 전술한 본 발명의 제 1 실시예에 따른 반도체 장치의 제조 공정(도 2의 (A) 내지 (E) 참조)과 거의 동일하기 때문에 상세한 설명은 생략한다.
제 2 실시예
본 실시예의 반도체 장치에 있어서는, 도 3에 도시한 바와 같이, 한 쌍의 박스 마크 중 한 쪽의 박스 마크가 반도체 기판 상에 형성된 층간절연막(17)의 소정의 영역에 형성되어 이루어진 개구(9-a)와 슬릿(9-b)으로 구성된 점은 본 발명의 제 1 실시예와 마찬가지지만, 한 쌍의 박스 마크 중에서 다른 쪽의 박스 마크는 본 발명의 제 1 실시예에 따른 반도체 장치와 같이 잔여 구조를 갖는 위치 정렬 마크가 아니라, 마스크 데이터를 반전하여 제거 구조(cut-out structure)로 형성된 위치 정렬 마크(111-a)인 점이 다르다.
본 실시예에 따른 반도체 장치의 제조 방법에 있어서는, 도 4의 (F)에 도시한 바와 같이, 존재의 포토리소그래피 기술을 써서, 개구(19-a) 내의 도전체 재료막(110) 상에 위치 정렬 마크(111-a)를 형성한다. 이 경우, 상기 위치 정렬 마크(111-a)는, 전술한 본 발명의 제 1 실시예에 따른 반도체 장치에 마련되는 잔여 구조를 갖는 위치 정렬 마크와 달리, 마스크 데이터를 반전하여 제거 구조로 형성된 것이다. 또한, 도 4의 (F)에 도시된 단면도에 대응하는 평면도를 도 4의 (G)에 도시한다. 도 4의 (G)에 도시한 바와 같이, 본 실시예에 따른 반도체 장치 및 반도체 제조 방법에서는, 가로 방향(A-A'단면)의 위치어긋남을 검출하지만, 세로방향의 어긋남을 검출하는 경우에도 용이하게 적용할 수 있다. 더욱이, 본 실시의 형태에 관한 반도체 장치 및 반도체 장치의 제조 방법에 있어서는, DRAM의 전극 재료로 사용되는 다결정 실리콘층 등의 도전체 재료막의 포토리소그래피 공정에서의 박스 마크 및 박스 마크들의 제조공정을 도시하였지만, 본 실시예에 따른 반도체 장치 및 반도체 제조 방법을 다른 리소그래피 공정 및 다른 반도체 장치 및 반도체 제조공정에 적용할 수 있는 것은 말할 필요도 없다.
이상과 같이, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리의 위치에 개구를 둘러싸는 형상의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿의 사이의 층간절연막의 잔여폭을 위치어긋남 측정시에 지장이 없는 정도로 축소하여 설치할 수 있고, 이렇게 함으로써, 상기 층간절연막이 개구 외주에 거의 균등하게 배치되기 때문에 층간절연막이 다시 리플로우를 일으킨 경우에, 개구의 엣지 부분의 형상 변화를 최소한으로 막을 수 있다. 더욱이 이 경우에, 개구의 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리의 위치에 설치한 개구를 둘러싸는 형상의 슬릿에 의해 층간절연막이 개구의 중심에 대하여 거의 균등하게 분할되어 있기 때문에 개구의 엣지 부분의 형상 변화가 개구의 중심으로 대하여 거의 같은 정도로 되어, 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어진 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형이 개구의 중심에 대하여 거의 대칭인 모양으로 되기 때문에 위치어긋남 양을 정확히 검출할 수 있어 위치 정렬 정밀도를 저하시키는 일이 없다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본 발명에 관한 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿 사이에 배치된 층간절연막의 잔여폭을 위치어긋남 측정시에 지장이 없는 정도로 축소하여 설치할 수 있고, 이렇게 함으로써, 개구와 슬릿 사이에 배치된 층간절연막이 개구의 중심에 대하여 거의 균등하게 되기 때문에 층간절연막이 다시 리플로우를 일으킨 경우에, 개구의 엣지 부분의 형상 변화를 최소한으로 억제할 수 있다. 더욱이, 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되었다고 해도, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿에 의해 층간절연막이 분할되고, 개구와 슬릿 사이에 배치된 층간절연막이 개구의 중심에 대하여 거의 균등하게 되기 때문에 개구의 엣지 부분의 형상 변화가 개구의 중심으로부터의 거리에 거의 대응하여 일어난다. 따라서 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어진 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형은 개구의 중심으로부터의 거리에 거의 대응하는 것으로 되어, 상기 위치어긋남 측정결과를 나타내는 데이터로부터 위치어긋남 양을 정확히 측정할 수 있다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 개구를 형성함과 동시에, 개구의 외주로부터 거의 등거리에 위치하도록 프레임 모양의 슬릿을 형성하는 공정과, 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함함으로써, 개구와 슬릿 사이의 층간절연막의 잔여폭을 위치어긋남 측정시에 지장이 없는 정도로 축소하여 설치할 수 있고, 이렇게 함으로써 개구와 슬릿 사이의 상기 층간절연막이 개구의 중심에 대하여 거의 균등하게 배치되기 때문에 층간절연막이 다시 리플로우를 일으킨 경우에 개구의 엣지 부분의 형상 변화를 최소한으로 억제할 수 있다. 더욱이, 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되었다고 해도, 개구의 외주로부터 거의 등거리에 위치하도록 배치된 프레임 모양의 슬릿에 의해 층간절연막이 분할되고, 개구와 슬릿 사이의 층간절연막이 개구의 중심에 대하여 거의 균등하게 배치되기 때문에 개구의 엣지 부분이 개구의 중심으로부터의 거리에 거의 대응하여 형상 변화가 일어난다. 따라서 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 마찬가지로 개구의 중심으로부터의 거리에 거의 대응하게 되어, 상기 위치어긋남 측정결과를 나타내는 데이터로부터 위치어긋남 양을 정확히 측정할 수 있다. 이상에 의해, 위치 정렬 정밀도의 향상을 꾀할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가 박스 마크 형성 영역에 마련되고, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리의 위치에 배치된 개구를 둘러싸는 형상의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것에 의해, 개구와 슬릿 사이에 층간절연막이 거의 균등하게 배치되어 구성되기 때문에 층간절연막에 다시 리플로우가 일어난 경우에, 엣지 부분의 형상 변화를 최소한으로 방지하는 개구를 갖는 반도체 장치를 얻을 수 있다. 더욱이, 이 경우에, 개구의 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리의 위치에 배치된 개구를 둘러싸는 형상의 슬릿에 의하여 개구의 중심에 대하여 거의 균등하게 분할된 층간절연막을 갖게 됨으로써, 개구의 엣지 부분의 형상 변화는 개구의 중심에 대하여 거의 같은 정도가 된다. 따라서, 위치어긋남 측정을 한 경우, 상기 측정에 의해 얻어지는 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형은 개구의 중심에 대하여 거의 대칭인 모양으로 되어, 위치어긋남 양을 정확히 검출할 수 있게 되어 위치 정렬 정밀도를 저하시키는 일이 없다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적의 상대 위치 관계를 갖게 되는 반도체 장치를 얻을 수 있게 되고 그 때문에 제품 수율이 양호한 반도체 장치로 구성되며, 결과적으로 그 자체가 저렴한 비용으로 생산될 수 있기 때문에 저렴하게 얻을 수 있다.
또한, 본 발명에 관한 반도체 장치는, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가 박스 마크 형성 영역에 마련되고, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿으로 구성되어, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것에 의해, 개구와 슬릿 사이에 거의 균등하게 배치된 층간절연막을 갖게 되기 때문에 층간절연막에 다시 리플로우가 일어난 경우에 엣지 부분의 형상 변화가 최소한으로 억제된 개구가 마련된 반도체 장치를 얻을 수 있다. 더욱이, 이 경우에, 개구의 엣지 부분의 형상이 어느 정도 변화되는 일이 있더라도, 개구와 거의 동일 중심을 갖는 직사각형 모양의 슬릿에 의해 개구의 중심에 대하여 거의 균등하게 분할된 층간절연막이 형성되어 있음에 의해, 개구의 엣지 부분의 형상 변화는 개구의 중심에 대하여 같은 정도가 되기 때문에 위치어긋남 측정을 행한 경우, 상기 측정에 의해 얻어지는 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 또한 개구의 중심에 대하여 거의 대칭인 형상으로 되기 때문에 위치어긋남 양을 정확히 검출할 수 있고 위치 정렬 정밀도를 유지시킬 수 있다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적의 상대 위치 관계를 갖는 반도체 장치를 얻을 수 있고, 그 때문에 제품 수율이 양호한 반도체 장치로 구성되며, 결과적으로 저렴한 비용으로 생산이 가능하게 되어, 저렴한 반도체 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 장치는, 반도체 장치의 하층 패턴과 상층 패턴의 상대 위치를 측정하기 위한 한 쌍의 박스 마크가 박스 마크 형성 영역에 마련되고, 한 쌍의 박스 마크 중 한 쪽의 박스 마크는 반도체 기판 상에 형성된 층간절연막의 소정의 영역에 형성되어 이루어진 개구와, 개구의 외주로부터 거의 등거리 위치에 배치된 프레임 모양의 슬릿으로 구성되고, 한 쌍의 박스 마크 중 다른 쪽의 박스 마크는 개구 상에 형성된 위치 정렬 마크인 것에 의해, 개구와 슬릿 사이에 거의 균등하게 배치된 층간절연막이 마련되고 있기 때문에 상기 층간절연막에 다시 리플로우가 일어난 경우에 엣지 부분의 형상 변화가 최소한으로 억제된 개구를 갖는 반도체 장치를 얻을 수 있다. 더욱이 이 경우에, 개구에 있어서 엣지 부분의 형상 변화가 어느 정도 일어났다고 해도, 개구의 외주로부터 거의 등거리 위치에 배치된 프레임 모양의 슬릿에 의해 층간절연막이 분할되어 있음에 의해, 개구와 엣지 부분 사이에 있어서 층간절연막이 개구의 중심에 대하여 거의 균등하게 배치되기 때문에 개구의 엣지 부분의 형상 변화는 개구의 중심으로부터의 거리에 거의 대응하여 일어나고, 개구의 엣지 부분에 있어서의 위치어긋남 측정결과를 나타내는 데이터의 파형도 마찬가지로 개구의 중심으로부터의 거리에 거의 대응한 파형으로 되기 때문에 상기 위치어긋남 측정결과를 도시한 데이터로부터 위치어긋남 양을 정확히 측정할 수 있다. 이상에 의해, 반도체 기판 상에 존재하는 패턴과 다음 공정의 설계 패턴이 최적인 상대 위치 관계를 갖는 반도체 장치를 얻을 수 있고, 그 때문에 제품 수율이 양호한 반도체 장치로 구성된 결과, 그 자체가 저렴한 비용의 생산이 가능하게 되기 때문에 저렴한 반도체 장치로 얻을 수 있다.
본 발명은 본 발명의 취지 또는 필수적인 특성을 벗어나지 않으면서 다른 특정 형태로 구현될 수 있다. 따라서, 본 발명의 실시예는 모든 관점에서 예증적인 것이지 제한적인 것이 아니며, 본 발명의 영역은 상기의 상세한 설명보다는 하기에 첨부된 특허청구범위에 의해 나타내어지며, 따라서, 특허청구범위의 동의적인 의미와 범위 내에서 모든 변형예를 포함한다.
명세서, 특허청구범위, 도면 및 요약서를 포함하는 일본 특허원 제 A10-304904호(1998년 10월 27일 출원)의 전체 개시는 본원에서 온전히 참조 문헌으로 활용된다.

Claims (13)

  1. 반도체 기판 상에 형성된 층간절연막의 일정 영역에 개구를 형성함과 동시에 상기 개구의 외주로부터 거의 등거리 위치에 상기 개구를 둘러싸는 모형상의 슬릿을 형성하는 공정과, 상기 층간절연막의 리플로우 온도보다 높은 고온으로 열처리를 행하는 공정과, 상기 개구의 적어도 일부에 위치 정렬 마크를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 제 1 항에 있어서,
    상기 슬릿은 상기 개구의 중심과 거의 동일한 중심을 갖는 직사각형 모양의 슬릿에 의해 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 1 항에 있어서,
    상기 슬릿은 상기 개구의 외주로부터 거의 등거리에 위치되도록 프레임 모양으로 형성된 것을 특징으로 반도체 장치 제조 방법.
  4. 제 1 항에 있어서,
    상기 위치 정렬 마크의 폭은 상기 개구의 폭보다 작도록 설정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 2 항에 있어서,
    상기 위치 정렬 마크의 폭은 상기 개구의 폭보다 작도록 설정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  6. 제 3 항에 있어서,
    상기 위치 정렬 마크의 폭은 상기 개구의 폭보다 작도록 설정되는 것을 특징으로 하는 반도체 장치 제조 방법.
  7. 제 1 항에 있어서,
    상기 위치 정렬 마크는 제거 구조(cut-out structure)로 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  8. 제 2 항에 있어서,
    상기 위치 정렬 마크는 제거 구조로 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  9. 제 3 항에 있어서,
    상기 위치 정렬 마크는 제거 구조로 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  10. 제 4 항에 있어서,
    상기 위치 정렬 마크는 제거 구조로 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  11. 삭제
  12. 삭제
  13. 삭제
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PE0601 Decision on rejection of patent

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Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20011115

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20020806

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20020708

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20040130

Appeal identifier: 2002101003051

Request date: 20020806

G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction

Publication date: 20020823

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20020904

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20020806

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20020115

Patent event code: PB09011R02I

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
N231 Notification of change of applicant
PN2301 Change of applicant

Patent event date: 20030212

Comment text: Notification of Change of Applicant

Patent event code: PN23011R01D

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20040202

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20020806

Decision date: 20040130

Appeal identifier: 2002101003051

PS0901 Examination by remand of revocation
S901 Examination by remand of revocation
GRNO Decision to grant (after opposition)
PS0701 Decision of registration after remand of revocation

Patent event date: 20040206

Patent event code: PS07012S01D

Comment text: Decision to Grant Registration

Patent event date: 20040202

Patent event code: PS07011S01I

Comment text: Notice of Trial Decision (Remand of Revocation)

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

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Patent event code: PR07011E01D

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