KR100418923B1 - 반도체소자의 제조방법 - Google Patents

Abstract

게이트산화막이 손실되지 않으며 메탈 잔여물에 의한 브리지 문제를 발생시키지 않는 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 마스크패턴을 이용하여 상기 마스크패턴 양측의 기판내에 불순물영역을 형성하는 단계, 상기 불순물영역이 형성되지 않은 상기 기판상에 제1절연막 패턴을 형성하는 단계, 상기 제1절연막패턴 양측의 상기 불순물영역상에 살리사이드층을 형성하는 단계, 상기 제1절연막 패턴과 상기 살리사이드층을 포함한 전면에 제2절연막을 형성하는 단계, 상기 기판이 드러나도록 상기 제1절연막 패턴상부의 상기 제2절연막과 상기 제1절연막을 차례대로 제거하는 단계, 상기 드러난 기판표면에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 메탈게이트를 형성하는 단계, 상기 제2절연막을 제거하는 단계를 포함함을 특징으로 한다.

Description

반도체소자의 제조방법{method for fabricating semiconductor device}

본 발명은 반도체소자에 대한 것으로, 특히 메탈 게이트를 형성하기 위한 반도체소자의 제조방법에 관한 것이다.

첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.

도 1a 내지 도 1g는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.

종래 기술에 따른 반도체소자의 제조방법은 도 1a에서와 같이 실리콘기판(1)의 격리영역에 트랜치를 형성하고, 트랜치내에만 매립되도록 격리절연막(2)을 형성한다.

이후에 실리콘기판(1)의 일영역에 웰 이온 주입공정을 진행하여서 제1도전형웰(3)을 형성한다. 이때 제1도전형웰(3)은 피모스 트랜지스터를 형성할 때는 N형의 웰을 형성하고, 앤모스 트랜지스터를 형성할 때는 P형의 웰을 형성한다.

다음에 도 1b에서와 같이 제1불순물영역(3)의 일영역에 게이트산화막(4)과 폴리실리콘패턴(5)을 적층 형성한다.

그리고 도 1c에서와 같이 폴리실리콘패턴(5)양측의 제1도전형웰(3)내에 저농도 불순물영역(6)(P-)을 형성하고, 도 1d와 같이 폴리실리콘패턴(5)양측에 측벽스페이서(7)를 형성한후에 그 양측의 제1도전형웰(3)내에 고농도 불순물영역(8)(P+)을 형성한다.

이후에 도1e에서와 같이 고농도 불순물영역(8)과 폴리실리콘패턴(5) 상에 살리사이드층(9)을 형성하고, 도 1f에서와 같이 게이트산화막(4)이 드러나도록 폴리실리콘패턴(5) 및 그 상부의 살리사이드층(9)을 제거한다.

상기에서 폴리실리콘패턴(5)을 제거할 때 과도식각되어 게이트산화막(4)이 손상될 우려가 있다.

다음에 도 1g에서와 같이 전면에 메탈층을 증착한 후에 게이트산화막(4)상에만 형성되도록 메탈층을 선택 식각해서 게이트산화막(4)상에 메탈 게이트(10)를 형성한다.

소자가 고집적화될수록 선폭이 점점 작아져서 sub-70㎚ 정도의 소자에 상기 공정을 적용할 경우 메탈 게이트(10)를 식각하고 남은 잔여 메탈이 살리사이드(9)나 측벽스페이서(7)상에 잔존하여서 차후에 소자의 브리지 문제가 발생할 수 있다.

상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.

첫째, 게이트산화막이 드러나도록 폴리실리콘패턴을 식각할 때 게이트산화막이 손실되어 소자 동작 신뢰성이 떨어지는 문제가 발생할 수 있다.

둘째, 메탈게이트를 형성하고 남은 잔여 메탈이 살리사이드층이나 측벽스페이서에 잔존해서 브리지 문제를 유발할 수 있다.

본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 게이트산화막이 손실되지 않으며 메탈 잔여물에 의한 브리지 문제를 발생시키지 않는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1g는 종래 기술에 따른 반도체소자의 제조방법을 나타낸 공정단면도

도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 실리콘기판 22 : 격리절연막

23 : 제1도전형웰 24 : 제1감광막

25 : 저농도 불순물영역 26 : 제2감광막

27 : 고농도 불순물영역 28 : 제1질화막

29 : 측벽스페이서 30 : 살리사이드층

31 : 제2질화막 32 : 게이트산화막

33 : 메탈 게이트

상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 마스크패턴을 이용하여 상기 마스크패턴 양측의 기판내에 불순물영역을 형성하는 단계, 상기 불순물영역이 형성되지 않은 상기 기판상에 제1절연막 패턴을 형성하는 단계, 상기 제1절연막패턴 양측의 상기 불순물영역상에 살리사이드층을 형성하는 단계, 상기 제1절연막 패턴과 상기 살리사이드층을 포함한 전면에 제2절연막을 형성하는 단계, 상기 기판이 드러나도록 상기 제1절연막 패턴상부의 상기 제2절연막과 상기 제1절연막을 차례대로 제거하는 단계, 상기 드러난 기판표면에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 메탈게이트를 형성하는 단계, 상기 제2절연막을 제거하는 단계를 포함함을 특징으로 한다.

첨부 도면을 참조하여 본 발명의 바람직한 실시예에 따른 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.

도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.

본 발명에 따른 반도체소자의 제조방법은 도 2a에 도시한 바와 같이 격리영역과 활성영역이 정의된 실리콘기판(21)의 격리영역에 트랜치를 형성하고, 트랜치내에만 매립되도록 격리절연막(22)을 형성한다.

이후에 실리콘기판(21)의 일영역에 웰 이온 주입공정을 진행하여서 제1도전형웰(23)을 형성하는데, 이때 제1도전형웰(23)은 피모스 트랜지스터를 형성할 때는 N형의 웰을 형성하고, 앤모스 트랜지스터를 형성할 때는 P형의 웰을 형성한다.

그리고 도 2b에 도시한 바와 같이 실리콘기판(21) 전면에 제1감광막(24)을 도포하고, 일정영역에만 남도록 노광 및 현상공정으로 선택적으로 패터닝한다.

이후에 패터닝된 제1감광막(24)을 마스크로 제1도전형웰(23)에 저농도의 제2도전형 이온을 주입해서 저농도 불순물영역(25)을 형성한다.

상기에서 제1도전형이 N형일 때 제2도전형은 P형이고, 제1도전형이 P형일때는 제2도전형은 N형이다.

이하, 본 발명의 실시예에 따른 차후 도면에서는 제1도전형을 N형, 제2도전형을 P형으로 설명한다.

따라서 상기에서 저농도 불순물영역(25)은 P-이온으로 형성된다.

다음에 제1감광막(24)을 제거한 후에 도 2c에 도시한 바와 같이 제2감광막(26)을 도포하고, 노광 및 현상공정으로 상기 제1감광막(24)의 패턴된 폭보다 넓은 폭을 갖도록 제2감광막(26)을 선택적으로 패터닝한다.

이어서 패터닝된 제2감광막(26)을 마스크로 드러난 제1도전형웰(23)내에 고농도 불순물영역(P+)(25)을 형성한다.

상기와 같은 공정에 의해서 LDD 구조의 소오스/드레인영역이 형성된다.

도 2c의 점선은 차후에 메탈 게이트가 형성될 게이트 마스크 라인을 나타낸 것이다.

그리고 제2감광막(26)을 제거한 후에 도 2d에 도시한 바와 같이 실리콘기판(21) 전면에 제1질화막(28)을 증착하고, 저농도 불순물영역(25)과 고농도 불순물영역(27)이 형성되지 않은 제1도전형웰(23)이 드러나도록 제1질화막(28)을 선택적으로 식각한다.

이후에 식각된 제1질화막(28)을 포함한 실리콘기판(21) 상에 질화막을 증착한 후에 에치백하여 제1질화막(28)의 측면에 측벽스페이서(29)를 형성한다.

이때 측벽스페이서(29)를 질화막으로 형성하는 이유는 차후에 게이트산화막을 형성하기 위한 산화공정시에 측벽스페이서(29)가 영향을 받지 않게 하기 위함이다.

다음에 도 2e에 도시한 바와 같이 콘택저항을 줄이기 위해서 전면에 메탈층을 증착한 후에 열처리하여 고농도 불순물영역(27)상에 살리사이드층(30)을 형성하고, 잔존하는 메탈층을 제거한다.

그리고 차후에 메탈게이트를 형성할 때 측벽스페이서(29)에 메탈 잔여불이 남지 않도록 도 2f에 도시한 바와 같이 전면에 대략 100Å 정도의 두께를 갖는 제2질화막(31)을 증착한다.

도 2f의 점선은 차후에 메탈 게이트가 형성될 게이트 마스크 라인을 나타낸 것으로 이때 제1질화막(28)은 게이트 마스트 라인(차후에 형성될 메탈 게이트의 폭) 보다 0.1㎛정도 넓게 디파인하여서 차후에 게이트산화막을 형성하기 위한 습식 산화 공정시에 측벽스페이서(29)에 영향을 미치지 않게 하기 위함이다.

그리고 도 2g에 도시한 바와 같이 게이트 형성 마스크를 이용해서 제1질화막(29)상부의 제2질화막(31)을 선택적으로 식각하고, 이후에 제1도전형웰(23)이 드러나도록 제1질화막(28)을 선택적으로 식각한다.

다음에 도 2h에 도시한 바와 같이 습식 산화(wet oxidation)공정을 진행하여 드러난 제1도전형웰(23)의 표면에 게이트산화막(32)을 형성한다.

이후에 게이트산화막(32)상의 측벽스페이서(29) 사이를 매립하도록 메탈층을 전면에 증착하고, 측벽스페이서(29)사이에만 매립되도록 선택적으로 메탈층을 식각하여 메탈 게이트(33)를 형성한다. 이때 메탈층을 과도식각해도 제2질화막(31)이 버퍼역할을 해준다.

이후에 잔여 메탈층과 제2질화막(31)을 제거한다.

상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.

첫째, 폴리실리콘대신에 제1질화막을 증착시키고, 제1질화막을 제거한 깨끗한 기판상에 게이트산화막을 성장시키기 때문에 게이트산화막의 결함이 발생하는 것을 방지하여서 소자 동작 신뢰성을 향상시킬 수 있다.

둘째, 살리사이드 형성후에 보호막으로써 제2질화막을 형성하므로 메탈게이트 형성후에 차후에 메탈 잔여물이 남아서 브리지(bridge) 문제가 발생하는 것을 방지할 수 있다. 이와 같은 공정은 특히 고집적회로를 구현해야하는 sub-70㎚ 이하의 소자에 유용하게 쓰일 수 있다.

Claims (6)

1. 마스크패턴을 이용하여 상기 마스크패턴 양측의 기판내에 불순물영역을 형성하는 단계,

   상기 불순물영역이 형성되지 않은 상기 기판상에 제1절연막 패턴을 형성하는 단계,

   상기 제1절연막패턴 양측의 상기 불순물영역상에 살리사이드층을 형성하는 단계,

   상기 제1절연막 패턴과 상기 살리사이드층을 포함한 전면에 제2절연막을 형성하는 단계,

   상기 기판이 드러나도록 상기 제1절연막 패턴상부의 상기 제2절연막과 상기 제1절연막을 차례대로 제거하는 단계,

   상기 드러난 기판표면에 게이트절연막을 형성하는 단계,

   상기 게이트절연막상에 메탈게이트를 형성하는 단계,

   상기 제2절연막을 제거하는 단계를 포함함을 특징으로 하는 반도체소자의 제조방법.
2. 제1항에 있어서,

   상기 불순물영역의 형성은 상기 기판에 제1마스크패턴을 형성한후 그 양측의 상기 기판내에 저농도 불순물영역을 형성하는 단계와,

   상기 제1마스크패턴을 제거하고 상기 제1마스크패턴보다 폭이 넓은 제2마스크 패턴을 형성한후 그 양측의 상기 기판내에 고농도 불순물영역을 형성하는 단계를 포함하여 진행함을 특징으로 하는 반도체소자의 제조방법.
3. 제1항에 있어서,

   상기 제1 절연막 패턴과 제2절연막은 질화막을 사용하여 형성함을 특징으로 하는 반도체소자의 제조방법.
4. 제1항에 있어서,

   상기 제1 절연막 패턴을 형성한 후에 상기 제1 절연막 패턴의 양측면에 측벽스페이서를 형성하는 단계를 더 포함함을 특징으로 하는 반도체소자의 제조방법.
5. 제1항에 있어서,

   상기 게이트절연막은 습식 산화공정을 이용해서 형성함을 특징으로 하는 반도체소자의 제조방법.
6. 제1항에 있어서,

   상기 제1 절연막 패턴은 상기 메탈 게이트의 폭보다 0.1㎛ 넓게 형성함을 특징으로 하는 반도체소자의 제조방법.