KR100261682B1 - 반도체 소자의 제조방법 - Google Patents
반도체 소자의 제조방법 Download PDFInfo
- Publication number
- KR100261682B1 KR100261682B1 KR1019970077374A KR19970077374A KR100261682B1 KR 100261682 B1 KR100261682 B1 KR 100261682B1 KR 1019970077374 A KR1019970077374 A KR 1019970077374A KR 19970077374 A KR19970077374 A KR 19970077374A KR 100261682 B1 KR100261682 B1 KR 100261682B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- pattern
- insulating film
- film
- gate electrode
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 125000006850 spacer group Chemical group 0.000 claims abstract description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 22
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 230000008569 process Effects 0.000 claims abstract description 13
- 238000003860 storage Methods 0.000 claims abstract description 8
- 238000005468 ion implantation Methods 0.000 claims abstract description 4
- 230000002093 peripheral effect Effects 0.000 claims description 9
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 8
- 230000010354 integration Effects 0.000 abstract description 5
- 239000010408 film Substances 0.000 description 63
- 239000010410 layer Substances 0.000 description 51
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 21
- 229920005591 polysilicon Polymers 0.000 description 15
- 229910021332 silicide Inorganic materials 0.000 description 13
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 13
- 239000012535 impurity Substances 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- -1 for example Inorganic materials 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000003384 imaging method Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical class 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 게이트전극의 상부에 마스크 절연막 패턴이 적층되어 있는 구조로 형성하고, 그 측벽에 스페이서를 형성하는데 있어서, 셀영역에 형성되는 스페이서의 두께는 얇게 형성하고, 주변회로영역에 형성되는 스페이서의 두께는 일정 두께를 유지하거나, 셀영역에 형성되는 스페이서보다 두껍게 형성함으로써 셀영역에서는 워드라인과 워드라인 사이에 충분한 활성영역이 확보되고, 주변회로영역에서는 소자의 동작에 문제없을 정도의 두께로 워드라인 스페이서가 형성되어 반도체소자의 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 제조 공정시 워드라인의 측벽에 스페이서를 형성하는데 있어서, 반도체기판의 셀영역에 위치하는 워드라인의 측벽에는 얇은 두께의 스페이서를 형성하여 상기 반도체기판의 활성영역을 확보하고, 주변회로 영역에 위치하는 워드라인의 측벽에는 일정 두께의 스페이서를 형성함으로써 후속 공정을 용이하게 하고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
{R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수}
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에 에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
종래 기술에 따른 반도체소자의 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막을 형성하고, 나머지 반도체기판에 게이트 산화막과 제1다결정실리콘층, 실리사이드막 및 마스크 절연막을 순차적으로 형성한 후, 게이트전극 패턴닝 마스크를 사용하여 마스크 절연막과 실리사이드막 및 제1다결정실리콘층을 순차적으로 식각하여 제1다결정실리콘층 패턴과 실리사이드막 패턴으로된 게이트전극과 그 상부에 적층되어 있는 마스크 절연막 패턴을 형성한다.
그 다음, 상기 게이트전극 양측의 반도체기판에 엘.디.디.(lightly doped drain : LDD) 영역이 되는 저농도 불순물층을 형성한 후, 상기 제1다결정실리콘층 패턴과 실리사이드막 패턴 및 마스크 절연막 패턴의 측벽에 CVD 방법으로 산화막을 전면도포 및 전면 이방성 식각하여 절연 스페이서를 형성한다.
그 후, 상기 스페이서 양측의 반도체기판에 고농도 불순물영역을 형성하고, 상기 구조의 전표면에 제2다결정실리콘층을 형성한다.
그 다음, 상기 소자분리 산화막이나 마스크 절연막 상의 제2다결정실리콘층을 사진식각하여 제거함으로써 반도체기판의 상부에만 남도록한 후에 상기 구조의 전표면에 층간절연막을 형성한다.
그리고, 상기 반도체기판에서 콘택으로 예정되어 있는 부분상의 층간절연막을 제거하여 비트선 콘택홀과 전하저장전극 콘택홀을 형성하되, 상기 제2다결정실리콘층 패턴이 식각장벽층이 되어 노출되고, 상기 노출된 제2다결정실리콘층 패턴과 접촉되는 비트선과 전하저장전극을 형성한다.
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 워드라인 스페이서에 의하여 반도체기판 상에 셀영역으로 예정된 부분의 활성영역 확보가 어렵게 되고, 그로 인하여 후속 콘택공정을 실시하는데 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 셀영역에 형성되는 워드라인 스페이서는 최소한 얇게 형성하여 반도체기판의 활성영역을 확보하고, 주변회로영역에서는 워드라인 스페이서의 일정 두께를 유지하여 반도체소자의 고집적화를 가능하게 하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
＜ 도면의 주요부분에 대한 부호의 설명 ＞
11 : 반도체기판 12 : 소자분리 산화막
13 : 게이트 산화막 14 : 소오스/드레인
15 : 제1다결정실리콘층 17 : 실리사이드막
19 : 마스크 절연막 21 : 제1절연막
23 : 제1감광막 25 : 제2다결정실리콘층
25a : 비트라인 콘택 플러그 25b : 전하저장전극 콘택 플러그
27 : 제2감광막 패턴 29 : 제2절연막
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
마스크 절연막 패턴이 적층되어 있는 게이트 전극을 반도체기판 상에 형성하는 공정과,
상기 구조 상부에 제1절연막을 형성하는 공정과,
상기 제1절연막 상부에 상기 반도체기판의 셀영역으로 예정되어 있는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 셀영역의 마스크 절연막 패턴이 적층되어 있는 게이트 전극 측벽에 제1절연막 스페이서를 형성하고, 상기 제1감광막 패턴을 제거하는 공정과,
상기 게이트 전극의 양측에 이온주입공정을 실시하여 소오스/드레인을 형성하는 공정과,
상기 반도체기판의 셀영역에 소오스/드레인과 접촉되는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하는 공정과,
상기 구조 전면에 제2절연막을 형성하는 공정과,
상기 반도체기판의 주변회로영역으로 예정되어 있는 부분을 노출시키는 제2감광막 패턴을 형성하고, 상기 주변회로영역의 마스크 절연막 패턴이 적층되어 있는 게이트 전극 측벽에 제2절연막과 제1절연막의 적층구조로 되어 있는 스페이서를 형성하고, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(11)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리 산화막(12)을 형성하고, 전표면에 게이트 산화막(13)과 제1다결정실리콘(15), 실리사이드막(17) 및 마스크 절연막(19)을 순차적으로 형성한 후, 게이트 전극 패턴닝 마스크를 사용하여 마스크 절연막(19)과 실리사이드막(17) 및 제1다결정실리콘층(15)을 순차적으로 식각하여 제1다결정실리콘층(15) 패턴과 실리사이드막(17) 패턴으로 형성된 게이트 전극과 그 상부에 적층되어 있는 마스크 절연막(19) 패턴을 형성한다. 이때, 상기 마스크 절연막(19)은 산화막 또는 질화막으로 형성하고, 실리사이드막(17)은 전이금속, 예를 들어 Ti, Mo, Nb, Ta, Cr, W 등의 실리사이드막으로 형성하여 게이트전극의 저항을 감소시킨 것으로서 W등의 내열성 금속을 사용할 수도 있고, 금속의 사용없이 단층의 다결정실리콘으로 게이트전극을 형성할 수도 있다.
그 다음, 상기 구조 전 표면에 제1절연막(21)을 형성하고, 그 상부에 셀부를 노출시키는 제1감광막 패턴(23)을 형성한다. 이때, 상기 제1절연막(21)은 실리콘 질화막 또는 실리콘 산화막으로 형성한다. (도 1참조).
그후, 상기 제1감광막 패턴(23)을 식각마스크로 상기 셀부에 형성되어 있는 제1절연막(21)을 전면 이방성 식각하여 상기 상기 제1다결정실리콘층(15) 패턴과, 실리사이드막(17) 패턴 및 마스크 절연막(19) 패턴의 측벽에 제1절연막(21) 스페이서를 형성하고, 상기 제1절연막(21) 스페이서 양측의 반도체기판(11)에 소오드/드레인(14)을 형성한 후, 상기 제1감광막 패턴(23)을 제거한다. 여기서 상기 소오스/드레인(14)을 엘.디.디 구조로 형성할수도 있으며, 이를 위하여는 게이트전극 패턴닝후 저농도 불순물을 주입하면된다. (도 2참조).
그리고, 상기 구조 전면에 제2다결정실리콘층(25)을 형성한 다음, 전면적으로 식각공정을 실시함으로써 불필요하게 두껍게 형성된 상기 제2다결정실리콘층(25)을 제거하여 평탄화시킨다.
다음, 상기 셀영역 상의 제2다결정실리콘층(25) 상부에 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그로 예정된 부분을 보호하는 제2감광막 패턴(27)을 형성한다. (도 3참조)
그 다음, 상기 제2감광막 패턴(27)을 식각마스크로 사용하여 상기 제2다결정실리콘층(25)을 제거함으로써 반도체기판(11)의 소오스/드레인(14)에 접촉하는 비트라인 콘택 플러그(25a) 및 전하저장전극 콘택 플러그(25b)를 형성하고, 상기 제2감광막 패턴(27)을 제거한다.
그리고, 상기 구조 전면에 제2절연막(29)을 형성한 다음, 상기 반도체기판(11)의 셀영역으로 예정된 부분을 보호하는 제3감광막 패턴(도시안됨)을 형성한다. 이때, 상기 제2절연막(29)은 실리콘 산화막 또는 실리콘 질화막으로 형성한다. (도 4참조)
다음, 상기 제2절연막(29)을 전면식각하여 상기 주변회로영역의 제1다결정실리콘(15) 패턴과 실리사이드막(17) 및 마스크 절연막(19) 패턴의 측벽에 제2절연막(29)와 제1절연막(21)으로 적층된 스페이서를 형성한다. 여기서, 상기 제2절연막(29)과 제1절연막(21) 스페이서는 실리콘 산화막/실리콘 산화막, 실리콘 산화막/실리콘 질화막, 실리콘 질화막/실리콘 질화막, 실리콘 질화막/실리콘 산화막의 구조로 형성할 수 있다.
한편, 상기 제3감광막 패턴 대신에 소오스/드레인 마스크를 사용하여 제1다결정실리콘 패턴(15)과 실리사이드막(17) 및 마스크 절연막(19) 패턴의 측벽에 제2절연막(29)와 제1절연막(21)으로 적층된 스페이서를 형성할 수 있다. (도 5참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 게이트전극의 상부에 마스크 절연막 패턴이 적층되어 있는 구조로 형성하고, 그 측벽에 스페이서를 형성하는데 있어서, 셀영역에 형성되는 스페이서의 두께는 얇게 형성하고, 주변회로영역에 형성되는 스페이서의 두께는 일정 두께를 유지하거나, 셀영역에 형성되는 스페이서보다 두껍게 형성함으로써 셀영역에서는 워드라인과 워드라인 사이에 충분한 활성영역이 확보되고, 주변회로영역에서는 소자의 동작에 문제없을 정도의 두께로 워드라인 스페이서가 형성되어 반도체소자의 특성 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 가능하게 하는 이점이 있다.
Claims (4)
- 마스크 절연막 패턴이 적층되어 있는 게이트 전극을 반도체기판 상에 형성하는 공정과,상기 구조 상부에 제1절연막을 형성하는 공정과,상기 제1절연막 상부에 상기 반도체기판의 셀영역으로 예정되어 있는 부분을 노출시키는 제1감광막 패턴을 형성하고, 상기 셀영역의 마스크 절연막 패턴이 적층되어 있는 게이트 전극 측벽에 제1절연막 스페이서를 형성하고, 상기 제1감광막 패턴을 제거하는 공정과,상기 게이트 전극의 양측에 이온주입공정을 실시하여 소오스/드레인을 형성하는 공정과,상기 반도체기판의 셀영역에 소오스/드레인과 접촉되는 비트라인 콘택 플러그 및 전하저장전극 콘택 플러그를 형성하는 공정과,상기 구조 전면에 제2절연막을 형성하는 공정과,상기 반도체기판의 주변회로영역으로 예정되어 있는 부분을 노출시키는 제2감광막 패턴을 형성하고, 상기 주변회로영역의 마스크 절연막 패턴이 적층되어 있는 게이트 전극 측벽에 제2절연막과 제1절연막의 적층구조로 되어 있는 스페이서를 형성하고, 상기 제2감광막 패턴을 제거하는 공정을 포함하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제1절연막은 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2절연막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2감광막 패턴은 소오스/드레인 마스크로 대신 사용하는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077374A KR100261682B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077374A KR100261682B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057323A KR19990057323A (ko) | 1999-07-15 |
| KR100261682B1 true KR100261682B1 (ko) | 2000-07-15 |
Family
ID=19529555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077374A KR100261682B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100261682B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100357197B1 (ko) * | 2000-12-15 | 2002-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 플러그 형성방법 |
| KR100931479B1 (ko) * | 2002-11-06 | 2009-12-11 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
-
1997
- 1997-12-29 KR KR1019970077374A patent/KR100261682B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057323A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100258364B1 (ko) | 반도체 소자의 콘택 제조방법 | |
| KR100350764B1 (ko) | 반도체소자의 제조방법 | |
| KR100261682B1 (ko) | 반도체 소자의 제조방법 | |
| KR100367495B1 (ko) | 반도체소자의콘택홀형성방법 | |
| KR100307558B1 (ko) | 반도체소자의 제조방법 | |
| KR100346449B1 (ko) | 반도체소자의 제조방법 | |
| KR20000045485A (ko) | 반도체소자의 제조방법 | |
| KR100307560B1 (ko) | 반도체소자의 제조방법 | |
| KR100333550B1 (ko) | 반도체소자의 제조방법 | |
| KR100197655B1 (ko) | 반도체 소자의 콘택홀 제조방법 | |
| KR20030058573A (ko) | 반도체소자의 제조방법 | |
| KR100465604B1 (ko) | 반도체소자의제조방법 | |
| KR100324025B1 (ko) | 반도체소자의제조방법 | |
| KR100434961B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR20000027639A (ko) | 반도체소자의 콘택 플러그 제조방법 | |
| KR100359160B1 (ko) | 반도체소자의 트랜지스터 제조방법 | |
| KR20000003596A (ko) | 반도체소자의 콘택 제조방법 | |
| KR100861188B1 (ko) | 반도체소자의 제조방법 | |
| KR20000027790A (ko) | 반도체소자의 제조방법 | |
| KR20000045450A (ko) | 반도체소자의 저장전극 형성방법 | |
| KR20010005296A (ko) | 반도체소자의 제조방법 | |
| KR20000003597A (ko) | 반도체소자의 제조방법 | |
| KR19990004610A (ko) | 반도체 소자의 콘택 제조방법 | |
| KR20030058635A (ko) | 반도체소자의 제조방법 | |
| KR20020052460A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |