KR100386230B1 - 에피택셜층 적층용 실리콘 웨이퍼 및 에피택셜 웨이퍼 및그의 제조 방법 - Google Patents

Abstract

산화 야기 적층 결함 (0xidation Induced Stacking Fault, 이하 OSF라 함)이 없는 에피택셜층을 형성했을 때, 이 에피택셜층 표면에, 결정에 기인한 파티클 (Crystal Originated Particle, 이하, COP라고 함)의 흔적도, 침입형 전위 (Interstitial-type Large Dislocation Loop, 이하, L/D라고 함)도 거의 발생하지 않는 웨이퍼가 개시되어 있다. 본 발명의 웨이퍼는, 에피택셜층을 형성한 후의 반도체 장치 제조 공정에서의 열처리를 통해 웨이퍼면 내에서 균일하게 고밀도인 산소 석출물 (Bulk Micro Defect, 이하, BMD라고 함)이 발생하여 웨이퍼면 내에서 균일한 내재적 게터링 (intrinsic gettering, 이하, IG라고 함) 효과를 얻을 수 있다.

또한, 본 발명은 저항율이 0.02 Ωcm 이하인 에피택셜층 적층용 실리콘 웨이퍼로서, 결정에 기인한 파티클 및 침입형 전위가 각각 웨이퍼당 0 내지 10개이다. 또한, 본 발명은 이 웨이퍼상에 CVD법 (화학적 기상 퇴적법)으로 저항율이 0.1 Ωcm 이상이고 두께가 0.5 내지 5 ㎛인 에피택셜층을 형성시킨 에피택셜 웨이퍼에 관한 것이다.

Description

에피택셜층 적층용 실리콘 웨이퍼 및 에피택셜 웨이퍼 및 그의 제조 방법{Silicon Wafer for Deposition of an Epitaxial Layer and an Epitaxial Wafer and a Method for Manufacturing the Same}

본 발명은, 쵸크랄스키법 (이하, CZ법이라고 함)을 통해 만들어진 박막의 에피택셜층을 적층하기 위한 실리콘 웨이퍼 및 에피택셜층이 적층된 에피택셜 웨이퍼 및 그의 제조 방법에 관한 것이다.

이제까지 에피택셜 웨이퍼는 먼저 고성능 2극성 트랜지스터에 응용되고, 이어서 2극성 IC에 응용되어 왔다. 에피택셜 웨이퍼에서는 기판이 되는 실리콘 웨이퍼상에 임의의 막 두께 및 저항율의 단결정 실리콘의 에피택셜층을 형성할 수 있기 때문에, 예를 들면 저저항 기판상에 고저항 에피택셜층을 형성함으로써 고속도 트랜지스터를 실현할 수 있다. 또한, 2극성 IC에서 필수인 pn 접합 소자간의 효과적인 분리가 에피택셜층의 형성에 의해 유효하게 행해진다. 최근, 트랜지스터의 동작 속도를 보다 향상시키고 고성능화하기 위하여, 에피택셜층의 두께를 매우 얇게 하는 것이 요구되고 있다.

그러나, 이 요구에 부응하기 위하여 에피택셜층을 매우 얇게 (예를 들면 3 ㎛ 이하) 하면, 기판이 되는 실리콘 웨이퍼 표면에, 결정에 기인한 파티클 (Crystal Originated Particle, 이하, COP라고 함)이나, 침입형 전위 (Interstitial-type Large Dislocation Loop, 이하, L/D라고 함)가 존재하는 경우 문제가 발생한다. 여기에서 COP는 일종의 피트(pit)인 결정에 기인한 결함이다. 경면 연마된 실리콘 웨이퍼를 암모니아와 과산화수소의 혼합액으로 세정하면, 피트가 웨이퍼 표면에 형성되고, 이 웨이퍼를 파티클 카운터로 측정하면 피트도 본래의 파티클과 함께 파티클로서 검출된다. 또한, L/D는 결정의 격자 결함 중 하나로서, 결정 내부에서 매끄러운 부분과 매끄럽지 않은 부분 사이의 경계로서 나타나며, 부분적으로 결정 격자가 끊어진 부분이 선 모양으로 연결되어 있는 침입형의 선 결함이다. 이 L/D는 전위 클러스터라고도 불리거나, 또는 이 결함이 발생한 실리콘 웨이퍼를 히드로플루오르산을 주성분으로 하는 선택 에칭액에 침지하면 피트를 발생시키기 때문에 전위 피트라고도 불리운다.

즉, 기판이 되는 실리콘 웨이퍼 표면에 COP가 존재하면, 이 웨이퍼 표면의 형상대로 에피택셜층 표면에도 COP의 흔적이 나타난다. 또한, 기판이 되는 실리콘 웨이퍼 표면에 L/D가 잠재적으로 존재하는 경우, 이 웨이퍼상에 에피택셜층을 형성할 때에 에피택셜 로(爐)의 가열에 의해, 에피택셜층 밑의 웨이퍼 (기판)상에 L/D가 현재화(顯在化)되어, 이 L/D가 에피택셜층 표면의 결함 밀도를 증대시키게 된다.

한편, CZ 실리콘 웨이퍼에는, 실리콘 단결정을 끌어올릴 때의 끌어올림 속도에 따라 반도체 장치 제조 공정의 열산화시에 현재화되는 링상의 산화 야기 적층 결함 (OSF)이 발생하는 경우가 있다. 산소 석출물이 되는 산소 석출핵은 결정 성장시 결정 중에 형성된다. 산소 석출물은 반도체 장치를 제조할 때의 산화 공정 등의 열처리로 웨이퍼 중의 산소 석출핵이 현재화됨으로써 형성된다. OSF는 이 산소 석출물에 기인한다.

기판이 되는 실리콘 웨이퍼가 이와 같이 OSF가 나타나는 웨이퍼이거나 또는 에피택셜층 표면에 COP의 흔적이나 L/D가 현재화되는 경우에는, 이들 OSF나 COP의 흔적 등은 전기적 특성, 예를 들면 산화막의 경시 절연 파괴 특성 (Time Dependentdielectric Breakdown, TDDB), 산화막 내압 특성 (Time Zero Dielectric Breakdown, TZDB) 등을 열화시키는 원인이 된다. 또한 COP의 흔적 및 L/D가 에피택셜층 표면에 존재하면 장치의 배선 공정에 있어서 단차가 발생하며, 이 단차는 단선의 원인이 되어 제품의 수율을 저하시킨다.

이 점을 해결하기 위해서 박막 에피택셜 웨이퍼 및 그의 제조 방법이 개시되어 있다 (특개평 10-209056, 10-209057). 즉, 특개평 1O-2O9O56호 공보에는 COP 밀도가 1×1O⁵개/㎤ 이하이고, 나아가 그 표면에 COP가 존재하지 않던가 또는 적은 개수로 존재하는 단결정 실리콘 기판을 CZ법으로 제작하고, 이 기판상에 감압하에서 두께 4.0 ㎛ 미만의 에피택셜층을 형성하는 방법 및 그 박막 에피택셜 웨이퍼가 개시되어 있다.

또한 특개평 10-209057호 공보에는, p형 불순물이 고밀도로 도핑되고 나아가 그 표면에 COP가 존재하지 않던가 또는 적은 개수로 존재하는 단결정 실리콘 기판을 CZ법으로 제작하고, 이 기판상에 감압하에서 두께 4.0 ㎛ 미만의 에피택셜층을 형성하는 방법 및 그 박막 에피택셜 웨이퍼가 개시되어 있다.

이들 방법에 따르면, 예를 들면 두께 1 ㎛의 에피택셜층의 형성에 있어서 15.24 cm (6 인치) 웨이퍼상에 0.13 ㎛ 이상의 COP의 수를 50개 이하로 할 수 있다.

그러나, 상기 두가지 방법 모두 기판이 되는 실리콘 웨이퍼를 CZ법으로 0.4 mm/분 정도의 비교적 낮은 속도로 끌어올린 실리콘 단결정으로 제작하기 때문에,이 실리콘 웨이퍼에서는 COP의 발생을 억제할 수 있기는 하지만, L/D가 발생하여 에피택셜층 표면에 L/D가 현재화된다는 상기 문제점을 해결하지 못하였다.

또한, 도 15의 실선 (a) 내지 (c)로 나타낸 바와 같이, CZ 실리콘 웨이퍼가 그 표면에 에피택셜층을 형성하기 전에 B (붕소)를 도핑한 p형 웨이퍼인 경우, 일반적으로 웨이퍼 중의 산소 밀도가 높을수록, 반도체 장치의 제조 공정의 열처리에 의해 그 내부에 고밀도로 산소 석출물 (Bulk Micro Defect, 이하, BMD라고 함)이 발생하였다. 이 BMD는 장치 제조 공정 중에 침입하는 미량의 중금속 불순물을 포획하는, 이른바 내재적 게터링 (intrinsic gettering, 이하, IG라고 함) 효과를 갖는다.

또한, 도 15의 파선 및 쇄선 (d) 내지 (f)로 나타낸 바와 같이, CZ 실리콘 웨이퍼가 그 표면에 에피택셜층을 형성한 후에 B를 도핑한 p형 웨이퍼로서, 웨이퍼의 B 밀도가 1O¹⁸원자/㎤ 미만인 경우에는, 산소 밀도의 높고 낮음에 상관없이 상기 BMD는 그 발생이 억제되어 상기 IG 효과를 충분히 얻지 못하였다. 그 반면, 웨이퍼의 B 밀도가 1O¹⁸원자/㎤ 이상일 때에는, 에피택셜층을 형성하기 전의 웨이퍼와 동일한 정도로 고밀도로 BMD가 발생하여 IG 효과를 갖는다.

또한, 상기 BMD 밀도는 실리콘 웨이퍼를 750 ℃에서 8시간, 이어서 1000 ℃에서 16시간 열처리했을 때 구한 값이다.

그러나, OSF 링을 발생시키는 조건으로 끌어올린 CZ 웨이퍼에 있어서, 그 B 밀도를 1O¹⁸원자/㎤ 이상으로 했을 때에는, 에피택셜층을 형성한 후, 링에 상응하는 부분에서는 BMD가 그 이외의 부분보다 고밀도로 발생하지만, OSF 링의 외측에서는 BMD의 발생이 현저히 억제되고, 웨이퍼면 내에서 IG 효과가 불균일해지는 문제점이 있었다.

본 발명의 제1 목적은, OSF가 없는 (OSF free) 에피택셜층을 형성했을 때, 이 에피택셜층 표면에 COP의 흔적도 L/D도 거의 발생시키지 않는 에피택셜층 적층용 실리콘 웨이퍼를 제공하는 데 있다.

본 발명의 제2 목적은, 에피택셜층을 형성한 후의 반도체 장치 제조 공정에 있어서 열처리를 통해 웨이퍼면 내에 균일하게 고밀도인 BMD가 발생하여 웨이퍼면내에서 균일한 IG 효과를 얻을 수 있는 에피택셜 웨이퍼 및 그의 제조 방법을 제공하는 데 있다.

본 발명의 제3 목적은, 전기적 특성이 보다 향상되고 동시에 제조시의 수율도 큰 에피택셜 웨이퍼 및 그의 제조 방법을 제공하는 데 있다.

도 1은, 제1 실시 형태의 발명에 있어서 보론코브 (Voronkov)의 이론에 근거하여 임계점 이상의 V/G비에서는 공극 (vacancy) 우세 잉곳이 형성되고, 임계점 이하의 V/G비에서는 격자간 Si 우세 잉곳이 형성되는 것을 나타내는 도면.

도 2는, 원하는 끌어올림 속도 프로파일을 결정하기 위한 끌어올림 속도의 변화를 나타내는 특성도.

도 3은, 제1 실시 형태의 발명에 의한 기준 잉곳의 공극 우세 영역, 격자간 Si 우세 영역 및 퍼펙트 영역을 나타내는 X선 토포그래피의 개략도.

도 4는, 도 3의 위치 P₁에 대응하는 실리콘 웨이퍼 W₁에 OSF 링이 나타나는 상황을 나타내는 도면.

도 5는, 제1 실시 형태의 발명에 있어서 중앙에 OSF가 링상(the shape of a ring)이 아니고, 중심부에만 디스크상으로 현재(顯在)화되도록 선정하여 끌어올려진 도 3의 위치 P₂에 대응하는 잉곳의 단면도 및 실리콘 웨이퍼 W₂의 설명도.

도 6은, 도 3의 실리콘 웨이퍼 W₂의 중심부에 디스크상으로 OSF가 나타나는상황을 나타내는 도면.

도 7은, 제1 실시 형태의 발명에 있어서의 공극형 점 결함의 응집체 및 격자간 Si형 점 결함의 응집체가 존재하지 않는 도 3의 위치 P₃에 대응하는 잉곳의 단면도 및 실리콘 웨이퍼 W₃의 설명도.

도 8은, 도 7에 설명한 웨이퍼의 평면도.

도 9는, 제2 실시 형태의 발명에 있어서의 도 1에 대응하는 도면.

도 10은, 도 3의 위치 P₀에 대응하는 실리콘 웨이퍼 W₀에 OSF가 나타나지 않는 상황을 나타내는 도면.

도 11은, 실시예 5 및 비교예 4의 에피택셜층의 두께를 변화시켰을 때의 COP 수의 상황을 나타내는 도면.

도 12는, 제3 실시 형태의 발명에 있어서의 실시예 및 비교예의 웨이퍼에 있어서의 웨이퍼면 내의 BMD 밀도 분포를 나타내는 도면.

도 13은, OSF가 생긴 실리콘 웨이퍼의 평면도.

도 14는, V/G를 일정하게 하여 B 밀도를 바꾸었을 때의 D₁/D₀값의 변화를 나타내는 도면.

도 15는, 에피택셜층을 형성하기 전후의 실리콘 웨이퍼의 B 밀도와 BMD 밀도의 관계를 나타내는 도면.

<발명의 개요>

본 발명의 제1 관점은, 결정에 기인한 파티클 (COP) 및 침입형 전위 (L/D)가 각각 웨이퍼당 0 내지 10개인 것을 특징으로 하는, 에피택셜층을 적층하기 위한 실리콘 웨이퍼의 저항율이 0.02 Ωcm 이하인 실리콘 웨이퍼이다.

본 발명의 제2 관점은, 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리했을 때 산화 야기 적층 결함 (OSF)이 발생하지 않는 실리콘 웨이퍼와, 상기 웨이퍼상에 형성된 두께 0.2 내지 5 ㎛의 실리콘 단결정의 에피택셜층을 갖고, 상기 에피택셜층 표면 전체에 있어서의 결정에 기인한 파티클의 수가 0개인 에피택셜 웨이퍼이다.

본 발명의 제3 관점은,

실리콘 단결정 잉곳을 끌어올리는 단계, 이 잉곳을 슬라이싱 (slicing)하여 실리콘 웨이퍼를 제조하는 단계, 및 이 실리콘 웨이퍼에 화학적 기상 퇴적법 (CVD)으로 실리콘 단결정의 에피택셜층을 형성하는 단계를 포함하고, 끌어올림 속도를 V (mm/분)로 하고 실리콘 융점에서 1300 ℃까지의 온도 범위로 각각 상기 잉곳의 중심에서의 축 방향의 온도 구배를 Ga (℃/mm)로 하고 상기 잉곳의 주연부에 있어서의 축 방향의 온도 구배를 Gb (℃/mm)로 할 때 V/Ga 및 V/Gb가 각각 0.23 내지 0.50 ㎟/분·℃가 되도록 상기 잉곳을 끌어올리고, 상기 실리콘 웨이퍼 표면에 두께 0.2 내지 5 ㎛의 실리콘 단결정의 에피택셜층을 형성하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법이다.

본 발명의 제4 관점은, 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5 시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리했을 때 산화 야기 적층 결함이 웨이퍼 중심부에 발생하지 않는 것을 특징으로 하는, 저항율이 0.02 Ωcm 이하인 에피택셜층 적층용 실리콘 웨이퍼이다.

본 발명의 제5 관점은, p형 불순물을 소정의 밀도 이상으로 도핑하면서 실리콘 단결정 잉곳을 끌어올리는 단계, 이 잉곳을 슬라이싱하여 실리콘 웨이퍼를 제조하는 단계, 및 이 실리콘 웨이퍼에 화학적 기상 퇴적법으로 실리콘 단결정의 에피택셜층을 형성하는 단계를 포함하고, 끌어올림 속도를 V (mm/분)로 하고 실리콘 융점에서 1300 ℃까지의 온도 범위로 상기 잉곳의 중심에서의 축 방향 온도 구배를 G (℃/mm)로 하는 경우, 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열 처리할 때 산화 야기 적층 결함이 웨이퍼 중심부에 발생하지 않도록 소정의 V/G로 상기 잉곳을 끌어올리는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법이다.

<발명의 실시 형태>

[A] 우선, 본 발명의 제1 실시 형태에 대하여 설명한다.

이 실시 형태의 에피택셜층을 적층하기 위한 실리콘 웨이퍼는, CZ법에 의해 핫 존 (hot zone) 로 (爐)내의 실리콘 융액으로부터 잉곳을 보론코브 (Voronkov) 이론에 기초한 소정의 끌어올림 속도 프로파일로 끌어올린 후, 이 잉곳을 슬라이싱하여 제작된다.

일반적으로 CZ법에 의해 핫 존 로 내의 실리콘 융액으로부터 실리콘 단결정의 잉곳을 끌어올릴 때에는, 실리콘 단결정에 있어서의 결함으로서 점 결함 (point defect)과 점 결함의 응집체 (agglomerates: 삼차원 결함)가 발생한다. 점 결함은 공극형 점 결함과 격자간 Si형 점 결함이라는 두가지 일반적인 형태가 있다. 공극형 점 결함은 하나의 실리콘 원자가 실리콘 결정 격자로 정상적인 위치 중 하나에서 이탈한 것이다. 이러한 공극이 공극형 점 결함이 된다. 한편, 원자가 실리콘 결정의 격자점 이외의 위치 (an interstitial site)에서 발견되면, 이것이 격자간Si 점 결함이 된다.

점 결함은 일반적으로 실리콘 융액 (용융 실리콘)과 잉곳 (고상 실리콘) 사이의 접촉면에서 형성된다. 그러나, 잉곳을 계속적으로 끌어올림으로써 접촉면이었던 부분은 끌어올림과 동시에 냉각하기 시작한다. 냉각하는 사이, 공극형 점 결함 또는 격자간 Si형 점 결함은 확산에 의해 서로 합병되고, 공극형 점 결함의 응집체 (vacancy agglomerates) 또는 격자간 Si형 점 결함의 응집체 (interstitial agglomerates)가 형성된다. 바꿔 말하면, 응집체는 점 결함의 합병에 기인하여 발생하는 삼차원 구조이다.

공극형 점 결함의 응집체는 상술한 COP 외에 LSTD (Laser Scattering Tomograph Defects) 또는 FPD (Flow Pattern Defects)라고 불리우는 결함을 포함하고, 격자간 Si형 점 결함의 응집체는 상술한 L/D 등의 결함을 포함한다. FPD란 잉곳을 슬라이싱하여 제작된 실리콘 웨이퍼를 30분간 세코(Secco) 에칭액으로 화학 에칭시 나타나는 특이한 유동 패턴을 드러내는 흔적의 근원이며, LSTD란 실리콘 단결정 내에 적외선을 조사시 실리콘과는 다른 굴절율을 가지며 산란광을 발생하는 근원이다.

보론코브의 이론은, 결함의 수가 적은 고순도 잉곳을 성장시키기 위해 잉곳을 끌어올리는 속도를 V (mm/분), 핫 존 구조에서 잉곳-실리콘 융액의 접촉면의 온도 구배를 G(℃/mm)라고 할 때 V/G(㎟/분·℃)을 제어하는 것이다. 이 이론에서는 도 1에 나타낸 바와 같이 V/G는 함수로서 공극 밀도 및 격자간 Si 밀도를 도식적으로 표현하고, 웨이퍼에서 공극/격자간 Si 영역의 경계가 V/G에 의해 결정되는 것을설명하고 있다. 보다 상세하게는 V/G비가 임계점 이상에서는 공극형 점 결함이 지배적으로 존재하는 잉곳이 형성되는 반면, V/G비가 임계점 이하에서는 격자간 Si형 점 결함이 지배적으로 존재하는 잉곳이 형성된다.

제1 실시 형태의 소정의 끌어올림 속도 프로파일은, 잉곳이 핫 존 로 내의 실리콘 용융물에서 끌어올려질 때의 온도 구배에 대한 끌어올림 속도의 비 (V/G)가 격자간 Si형 점 결함의 응집체 발생을 방지하는 제1 임계비 ((V/G)₁) 이상으로, 공극형 점 결함의 응집체를 잉곳의 중앙에 있는 공극형 점 결함이 지배적으로 존재하는 영역 내로 제한하는 제2 임계비 ((V/G)₂) 이하로 유지되도록 결정한다.

이 끌어올림 속도의 프로파일은 실험적으로 기준 잉곳을 축 방향으로 슬라이싱함으로써, 또는 이들 기술을 조합함으로써 시뮬레이션에 의해 상기 보론코브 이론에 기초해서 결정된다. 즉, 이 결정은 시뮬레이션 후, 잉곳의 축 방향 슬라이싱 및 슬라이싱된 웨이퍼를 확인하고, 시뮬레이션을 추가 반복함으로써 이루어진다. 시뮬레이션을 위하여 여러번의 끌어올림 속도가 소정의 범위에서 결정되고, 복수개의 기준 잉곳이 성장된다. 도 2에 나타낸 바와 같이, 시뮬레이션을 위한 끌어올림 속도 프로파일은 1.2 mm/분과 같은 높은 끌어올림 속도 (a)에서 0.5 mm/분의 낮은 끌어올림 속도 (c) 및 다시 높은 끌어올림 속도 (d)로 조정된다. 상기 낮은 끌어올림 속도는 0.4 mm/분 또는 그 이하일 수도 있고, 끌어올림 속도 (b) 및 (d)에서의 변화는 선형적인 것이 바람직하다.

다른 속도로 끌어올려진 복수개의 기준 잉곳은 각기 축 방향으로 슬라이싱된다. 최적의 V/G가 축 방향의 슬라이싱, 웨이퍼의 확인 및 시뮬레이션 결과의 상관 관계로부터 결정되고, 이어서 최적의 끌어올림 속도 프로파일이 결정되며, 그 프로파일로 잉곳이 제조된다. 실제의 끌어올림 속도 프로파일은 원하는 잉곳의 직경, 사용되는 특정한 핫 존 로 및 실리콘 융액의 품질 등을 비롯한 (이에 한정되지는 않음) 많은 변수에 의존한다.

끌어올림 속도를 서서히 저하시켜 V/G를 연속 저하시켰을 때의 잉곳의 단면도를 그려 보면, 도 3에 나타낸 사실을 알 수 있다. 도 3에는 잉곳 내에서의 공극형 점 결함이 지배적으로 존재하는 영역이 [V], 격자간 Si 형 점 결함이 지배적으로 존재하는 영역이 [I], 및 공극형 점 결함의 응집체 및 격자간 Si형 점 결함의 응집체가 존재하지 않는 퍼펙트 영역이 [P]로서 각각 도시되어 있다. 도 3에 나타낸 바와 같이, 잉곳의 축 방향 위치 P₁은, 중앙에 공극형 점 결함이 지배적으로 존재하는 영역을 포함한다. 위치 P₂는 위치 P₁과 비교하여 중앙에 작은 공극형 점 결함이 지배적으로 존재하는 영역을 포함한다. 위치 P₄는 격자간 Si형 점 결함이 지배적으로 존재하는 링 영역 및 중앙의 퍼펙트 영역을 포함한다. 또한 위치 P₃은 중앙에 공극형 점 결함도 없고, 가장 자리 부분에 격자간 Si형 점 결함도 없기 때문에 모두 퍼펙트 영역이다.

도 3으로부터 명확한 바와 같이, 위치 P₁에 대응한 웨이퍼 W₁은 중앙에 공극형 점 결함이 지배적으로 존재하는 영역을 포함한다. 위치 P₂에 대응한 웨이퍼 W₂는 웨이퍼 W₁과 비교하여 중앙에 작은 면적에서 공극형 점 결함이 지배적으로 존재하는 영역을 포함한다. 위치 P₄에 대응한 웨이퍼 W₄는 격자간 Si형 점 결함이 지배적으로 존재하는 링 및 중앙의 퍼펙트 영역을 포함한다. 또한 위치 P₃에 대응한 웨이퍼 W₃은 중앙에 공극형 점 결함도 없고, 가장 자리 부분에 격자간 Si형 점 결함도 없기 때문에 모두 퍼펙트 영역이다.

이 공극형 점 결함이 지배적으로 존재하는 영역의 퍼펙트 영역에 접하는 약간의 영역, 및 모두가 퍼펙트 영역에서는 웨이퍼면 내에서 COP나 L/D도 발생하지 않는다. 도 4에 나타낸 바와 같이, 웨이퍼 W₁에서는 웨이퍼 반경의 1/2 부근에 OSF 링이 발생한다. 이 열처리 조건으로서는, 예를 들면 산소 분위기하에 1000 ℃±30 ℃의 온도로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도로 1내지 16시간 열처리하는 것을 들 수 있다. 이 OSF 링으로 둘러싸인 공극형 점 결함이 지배적으로 존재하는 영역은 COP가 나타나는 경향이 있다. 이에 대하여 웨이퍼 W₂에서는 OSF는 링상으로 되지 않으며, 웨이퍼의 중심부에만 발생한다.

제1 실시 형태의 실리콘 웨이퍼는, 이 웨이퍼 W₂또는 모두가 퍼펙트 영역인 W₃이다. 이 실리콘 웨이퍼 W₂는 도 5 및 도 6에 나타낸 바와 같이 OSF가 링상이 아니며, 중심부에만 디스크상으로 현재화되도록 선정하여 결정된 끌어올림 속도 프로파일에서 성장한 잉곳을 슬라이싱하여 제작된다. 이 실리콘 웨이퍼 W₂에서는 OSF가링상을 형성하지 않기 때문에, COP 및 L/D가 각각 웨이퍼당 0 내지 10개이다. 웨이퍼당 0개는 "COP 프리(free)" 또는 "L/D 프리(free)"라고도 칭해진다. 또한, 실리콘 웨이퍼 W₃은 도 7에 나타낸 바와 같이 모두 퍼펙트 영역을 만들도록 선정하여 결정된 끌어올림 속도 프로파일에서 성장한 잉곳을 슬라이싱하여 제작된다. 도 8은 그의 평면도이다. 이 실리콘 웨이퍼 W₃에 대해서도, COP 및 L/D가 각각 웨이퍼당 O 내지 10개이다.

여기에서 "COP 프리"란, 0.12 ㎛ 이상의 COP 수가 실질적으로 0개인 것을 말한다. 또한, COP의 크기는 파티클 카운터의 제조 메이커, 형식에 따라 다른 값을 나타내는 경우가 있기 때문에, 본 명세서에서 "0.12 ㎛의 COP"란, 수직 입사형의 KLA-Tencor사 제조의 SFS 6200 시리즈, ADE사 제조의 CR80 시리즈 또는 히따찌 덴시 엔지니어링사 제조의 LS 6000 시리즈의 각 파티클 카운터로 0.12 ㎛의 값을 나타내는 COP를 말한다. 또한 상기 파티클 카운터로 계측되는 값은 폴리스티렌 라텍스 입자의 환산치이고, 원자간력 현미경 (AFM)에 의한 실측치는 아니다.

제1의 실시 형태의 실리콘 웨이퍼는, COP 및 L/D가 각각 웨이퍼당 0 내지 10개이기 때문에, 에피택셜층의 두께를 매우 얇게 해도 이 에피택셜층의 표면에는 COP의 흔적 및 L/D는 거의 발생하지 않는다. COP 및 L/D의 웨이퍼당 개수는 직경 30.48 cm (12 인치) 이하의 웨이퍼에서의 개수를 말한다.

상기 조건에서 끌어올려진 잉곳을 슬라이싱하여 제작된 실리콘 웨이퍼 W₂또는 W₃의 표면에는, 실리콘의 에피택셜 성장에 의한 에피택셜층이 형성된다. 이 에피택셜 성장에는 에피택셜층의 결정성, 양산성, 장치의 간편성, 다양한 장치 구조 형성의 용이성 등의 관점에서 CVD법이 사용된다. CVD법에 의한 실리콘의 에피택셜 성장은 예를 들면 SiCl₄, SiHCl₃, SiH₂Cl₂, SiH₄등의 실리콘을 포함하는 원료 가스를 H₂가스와 함께 반응로 내에 도입하고, 상기 실리콘 웨이퍼 W₂또는 W₃의 표면에 원료 가스의 열분해 또는 환원에 의해 생성된 실리콘을 석출시킴으로써 행해진다. 특히, 박막의 에피택셜층을 형성하는 경우 감압 CVD (1.3 내지 2.0 kPa (10 내지 15 Torr))가 바람직하다. 감압 CVD에서 에피택셜 성장함으로써, 에피택셜 성장 온도를 낮게 억제하여 균일한 두께를 갖는 에피택셜층을 형성할 수 있고, 동시에 고밀도 기판 (웨이퍼)에서 박막의 에피택셜층으로의 자동 도핑을 억제할 수 있다.

에피택셜 웨이퍼가 고성능 2극성 트랜지스터나 2극성 IC용의 에피택셜 웨이퍼인 경우에는, 기판이 되는 실리콘 웨이퍼는 저저항으로, 에피택셜층은 고저항으로 제작한다. 이러한 실리콘 웨이퍼 W₂또는 W₃으로서는 저항율이 O.O2 Ωcm 이하, 바람직하게는 O.O1 내지 O.O2 Ωcm, 더욱 바람직하게는 0.015 Ωcm 이하의 저저항의 것이 사용되며, 또한 이러한 에피택셜층으로서는 저항율이 5 Ωcm 이상, 바람직하게는 1O Ωcm 이상인 것이 사용된다. 이 저저항의 실리콘 웨이퍼는 CZ법에 의해 실리콘 단결정을 끌어올릴 때, p형인 경우 도판트 (dopant)로서 B (붕소)가 3×1O¹⁸원자/㎤ 이상인 밀도로, 또한 n형의 경우 도판트로서 Sb (안티몬)가 1×1O¹⁸원자/㎤ 이상인 밀도로 사용된다. 또한 고저항의 에피택셜층 형성시에는, 원료 가스와함께 B₂H₆, PH₃, AsH₃등의 가스가 사용된다.

이 실시 형태의 에피택셜층의 두께를 0.2 내지 5 ㎛로 매우 얇게 함으로써 이 에피택셜 웨이퍼로부터 트랜지스터를 제작하는 경우, 트랜지스터의 동작 속도를 보다 향상시켜 고성능화할 수 있다. 이 두께가 0.2 ㎛ 미만인 경우에는 에피택셜층 두께의 균일화가 어렵고, 또한 5 ㎛를 넘으면 고성능이 되지 못한다. 바람직한 두께는 1 내지 3 ㎛이다.

[B] 이어서, 본 발명의 제2 실시 형태에 대하여 설명한다.

이 실시 형태의 소정의 끌어올림 속도 프로파일은, 잉곳이 핫 존 로 내의 실리콘 용융물로부터 끌어올려질 때 온도 구배에 대한 끌어올림 속도 비 (V/G)가 잉곳의 중앙에 있는 공극 우세 영역 내로 제한되는 임계비 ((V/G)₃)를 크게 넘도록 결정된다. 이 끌어올림 속도의 프로파일은 제1 실시 형태와 동일하게 결정된다.

도 3에 나타낸 바와 같이, 이 실시 형태의 잉곳의 축 방향 위치 P₀은 모든 영역이 공극 우세 영역이다. 도 3으로부터 명확한 바와 같이, 위치 P₀에 대응한 웨이퍼 W₀은 모든 영역이 공극 우세 영역이다.

웨이퍼 W₂는 상술한 바와 같이 열처리하면, 도 4에 나타낸 바와 같이 웨이퍼반경의 1/2 부근에 OSF 링이 발생한다. 도 3의 위치 P₁에 대응한 웨이퍼 W₁로부터 위치 P₀에 대응한 웨이퍼 W₀를 향할수록 OSF 링의 직경은 확대되며, 도 10에 나타낸바와 같이 위치 P₀에 대응한 웨이퍼 W₀에서는 잉곳의 직경을 초과하여, 상기 열산화 처리를 행해도 OSF 링은 발생하지 않는다.

일반적으로 위치 P₀에 대응한 웨이퍼 W₀에서는 웨이퍼의 주연부로부터 웨이퍼의 중심을 향할수록, 크기가 큰 COP가 나타나는 경향이 있다. 따라서, 제2 실시 형태의 특징인 끌어올림 방법은, 위치 P₀에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하는 방법으로서, 동시에 잉곳의 중심에서의 축 방향의 온도 구배를 Ga로 하고, 잉곳의 주연부에서의 축 방향의 온도 구배를 Gb로 할 때 V/Ga 및 V/Gb가 각각 0.23 내지 0.50 ㎟/분·℃가 되도록 잉곳을 끌어올리는 데 있다. 이와 같이 끌어올리면 웨이퍼의 중심에서도 O.12 ㎛ 이상의 COP 수는 O.5개/㎠ 이하가 되며, 웨이퍼 표면에서의 O.12 ㎛ 미만의 COP 수는 3 내지 1O개/㎠의 범위로 억제된다. V/Ga 및 V/Gb가 0.23 ㎟/분·℃ 미만에서는 OSF가 발생하는 문제점이 있으며, O.5O㎟/분·℃를 넘으면 실리콘 단결정 잉곳의 육성이 불안정해진다.

0.12 ㎛ 이상의 COP는 상술한 소정의 파티클 카운터로 측정한다. 0.12 ㎛ 미만의 COP 중, 0.10 ㎛ 이상의 COP는 상술한 소정의 파티클 카운터로 측정한다. 또는 0.12 ㎛ 미만의 COP는 FPD를 카운트함으로써 측정하거나, 또는 특허 제2520316호의 "실리콘 웨이퍼의 미소 피트의 검출 방법"에 기초하여 측정된다. 이 검출 방법은 파티클 카운터를 사용하여 실리콘 웨이퍼 표면의 피트수를 측정할 수 있을 때까지, 암모니아계 세정액을 사용하여 일정 조건하에서 이 웨이퍼 표면을 복수회 세정함과 동시에, 세정 후의 웨이퍼 표면의 피트수를 이 파티클 카운터를사용하여 측정하고, 더욱 동일 조건으로 이 웨이퍼 표면을 재세정하여, 재세정 후의 웨이퍼 표면의 피트수를 이 파티클 카운터를 사용하여 측정하고, 이들 측정치의 차 및 측정 가능해질 때까지의 세정 횟수에 기초하여 1회 세정 후의 웨이퍼 표면의 미소 피트의 크기와 그의 수를 검출하는 방법이다.

이 실시 형태의 실리콘 웨이퍼는, 또한 웨이퍼 중의 산소 밀도가 제어된다. CZ법에 있어서 핫 존 로 내에 공급하는 아르곤의 유량, 실리콘 용융물을 저장하는 석영 도가니의 회전 속도, 핫 존 로 내의 압력 등을 바꿈으로써 웨이퍼 중의 산소 밀도가 제어된다. 웨이퍼 내부의 산소 밀도를 1.2×10¹⁸원자/㎤ 내지 1.6×10¹⁸원자/㎤(구 ASTM)로 하고, 웨이퍼 전체에 산소 원자를 분포시킴으로써 반도체 장치 메이커가 반도체 장치 제조 공정에서 열처리했을 때 산소 석출핵이 웨이퍼의 중심에서 주연부에 걸쳐 균일하게 나타나 IG용 실리콘 웨이퍼를 얻을 수 있다. 이 산소 밀도로 하기 위해서, 예를 들면 아르곤의 유량을 60 내지 110 리터/분, 실리콘 용융물을 저장하는 석영 도가니의 회전 속도를 4 내지 12 rpm, 핫 존 로 내의 압력을 2.7 내지 10.7 kPa (20 내지 80 Torr)이 되도록 제어한다. IG 효과를 필요로 하지 않는 저산소 밀도의 실리콘 웨이퍼는, 웨이퍼 내부의 산소 밀도를 1.2×1O¹⁸원자/㎤ 미만(구 ASTM)으로 제어한다. 이 웨이퍼는 반도체 장치 메이커가 반도체 장치 제조 공정에서 열처리했을 때 산소 석출핵이 발생하지 않는다. 이 산소 밀도로 하기 위해서는 예를 들면 아르곤의 유량을 80 내지 150 리터/분, 실리콘 용융물을 저장하는 석영 도가니의 회전 속도를 4 내지 9 rpm, 핫 존 로 내의 압력을 2.0내지 8.0 kPa (15 내지 60 Torr)이 되도록 제어한다.

상기 조건으로 끌어올려진 잉곳을 슬라이싱하여 제작된 실리콘 웨이퍼의 표면에는, 실리콘 단결정 박막이 에피택셜 성장법에 의해 형성된다. 이 에피택셜층은, 이 에피택셜 성장에는 에피택셜층의 결정성, 양산성, 장치의 간편성, 다양한 장치 구조 형성의 용이성 등의 관점에서 화학적 기상 퇴적 (CVD)법이 채용된다. CVD법에 의한 실리콘의 에피택셜 성장은 예를 들면 SiCl₄, SiHCl₃, SiH₂Cl₂, SiH₄등의 실리콘을 포함하는 원료 가스를 H₂가스와 함께 반응로 내에 도입하고, 상기 실리콘 웨이퍼의 표면에 원료 가스의 열분해 또는 환원에 의해 생성된 실리콘을 약 1000 내지 1200 ℃의 고온으로 석출시킴으로써 행할 수 있다. 여기에서 두께 0.2 내지 5 ㎛의 에피택셜층을 형성함으로써, 에피택셜층 형성 전에 웨이퍼 표면에 존재하던 0.12 ㎛ 이상의 COP는 소실할 뿐만 아니라, 0.12 ㎛ 미만의 COP도 용이하게 소실된다. 즉, 웨이퍼 표면 전체에 있어서의 COP의 수가 0개(COP 프리)가 된다. 상압 CVD법에 의한 경우, 에피택셜층의 두께가 0.2 ㎛ 미만에서는 에피택셜층의 두께가 웨이퍼면 내에서 안정하지 않다. 감압 CVD법에 의한 경우, 에피택셜층의 두께가 0.2 ㎛ 미만에서는 COP은 충분히 소실하지 않는다. 고집적도용의 에피택셜층이 있는 실리콘 웨이퍼의 경우, 에피택셜층의 두께 상한치는 5 ㎛ 이하, 바람직하게는 3 ㎛ 이하이다.

[C] 또한, 본 발명의 제3 실시 형태에 대하여 설명한다.

이 실시 형태의 에피택셜층을 적층하기 위한 실리콘 웨이퍼는, CZ법에 의해핫 존 로 내의 실리콘 융액으로부터 잉곳을 소정의 조건으로 끌어올린 후, 이 잉곳을 슬라이싱하여 제작된다.

이 소정의 조건은, 제1 및 제2의 실시 형태와 마찬가지로 잉곳을 끌어올림 속도를 V (mm/분), 핫 존 구조에서 잉곳-실리콘 융액 접촉면의 잉곳 연직 방향의 온도 구배를 G (℃/mm)로 할 때, V/G (㎟/분·℃)를 제어하여 결정된다.

이 CZ 실리콘 웨이퍼는 상술한 열산화 처리를 받을 때, 링상의 OSF가 발생하는 경우가 있다. 이 OSF 링은 V/G가 커짐에 따라 잉곳의 외주부측으로 이동하고, V/G가 작아짐에 따라 링 직경이 작아져 웨이퍼 중심부에서 디스크상이 된 후, 소멸된다.

또한, 이 링 직경은 V/G를 일정하게 해 두어도 p형 불순물인 B (붕소)의 도핑양에 따라 변화한다. 도 13에 나타낸 바와 같이, OSF의 링 직경을 D₁, 웨이퍼의 직경을 D₀으로 하고, 이 때의 D₁/D₀와 B의 밀도와의 관계를 도 14에 나타내었다. 도 14에 명확히 한 바와 같이 B 밀도가 2×10¹⁸원자/㎤ 이하에서는 링상을 이루며, 약 6×1O¹⁸원자/㎤에서 디스크상이 되고, 9×1O¹⁸원자/㎤ 이상이 되면 소멸된다.

제3의 실시 형태의 실리콘 웨이퍼는 B (붕소)를 4×10¹⁸원자/㎤ 이상의 소정의 밀도로 도핑했을 때, V/G를 제어하여 열산화 처리했을 때, 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸하도록 한 웨이퍼이다. 이 실리콘 웨이퍼의 표면에는, 실리콘의 에피택셜 성장에 의한 에피택셜층이 CVD법에 의해 형성된다. 이와같이 B의 도핑 밀도가 높고, 나아가 열산화 처리를 행할 때, OSF가 웨이퍼 중심부에서 소멸하는 실리콘 웨이퍼는, 에피택셜층 형성 후에도 웨이퍼면 내에서 균일하고 동시에 고밀도로 BMD가 발생하여, 웨이퍼면 내에서 균일한 IG 효과를 얻을 수 있다. 또한, 에피택셜층 형성 전의 웨이퍼에는 L/D가 전혀 나타나지 않는다. 이것은 고밀도로 도핑한 B 원자가 격자간 Si와 결합하여, 격자간 Si 밀도가 저하하기 때문에 격자간 Si형 점 결함의 응집체 형성이 제어되기 때문이라고 추정된다. 따라서, 이 웨이퍼 표면에 에피택셜층을 형성하여도, 에피택셜층 표면에 L/D의 전사 흔적은 생기지 않는다.

제3의 실시 형태의 실리콘 웨이퍼는 B (붕소)를 4×l0¹⁸원자/㎤ 이상으로 도핑하기 때문에, 저항율이 O.O2 Ωcm 이하의 저저항이 된다. 여기에서 에피택셜층을 고저항으로 하면, 고성능 2극성 트랜지스터나 2극성 IC용의 에피택셜 웨이퍼에 적합한 에피택셜 웨이퍼가 된다. 이 고저항의 에피택셜층 형성시에는, 원료 가스와 동시에 B₂H₆등의 가스가 사용된다.

이어서, 본 발명의 실시예를 비교예와 함께 설명한다.

<실시예 1>

도 3에 나타낸 위치 P₂에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하도록 잉곳을 끌어올렸다. 이 때, 도판트로서 B (붕소)를 1×10^l9원자/㎤의 밀도로 도핑하였다. 이 실리콘 단결정 잉곳으로부터 슬라이싱된 실리콘 웨이퍼 (도 3의웨이퍼 W₂)를 랩핑하고, 모서리 깍기를 행한 후 경면 연마함으로써 저항율이 0.02 Ωcm이고, 직경이 20.32 cm (8 인치)인 실리콘 웨이퍼를 준비하였다.

이 실리콘 웨이퍼의 표면에서의 0.09 ㎛ 이상의 크기 결함 (COP를 포함함)을 레이저 파티클 카운터 (KLA-Tencor사 제조, SFS 6200)를 사용하여 조사하였다. 그 결과, 웨이퍼당 10개가 관찰되었다.

이 실리콘 웨이퍼 표면에 감압 CVD법 (10.7 kPa (80 Torr))에 의해 원료 가스로서 SiH₂Cl₂를, 또한 에피택셜층의 저항 조정용으로 B₂H₆가스를 각각 사용하고, 성장 온도 1080 ℃, 성장 속도 1 ㎛/분의 조건으로 두께 3 ㎛, 저항율 5 Ωcm의 에피택셜층을 형성하였다. 이에 따라 저저항 기판에서 고저항 에피택셜층의 에피택셜 웨이퍼를 얻었다.

이 에피택셜 웨이퍼의 표면에서의 0.09 ㎛ 이상의 크기 결함 (COP 및 L/D 를 포함함)을 상기와 동일한 레이저 파티클 카운터를 사용하여 조사하였다. 그 결과, 0.09 ㎛ 이상 0.13 ㎛ 미만에서는 검출이 불가능하였고, 0.13 ㎛ 이상에서는 웨이퍼당 3개가 관찰되었다.

<실시예 2>

도 3에 나타낸 위치 P₃에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하도록 잉곳을 끌어올렸다. 이 때, 도판트로서 B (붕소)를 1×10¹⁹원자/㎤의 밀도로 도핑하였다. 이 실리콘 단결정 잉곳으로부터 슬라이싱된 실리콘 웨이퍼 (도 3의웨이퍼 W₃)를 랩핑하고, 모서기 깍기 가공을 행한 후 경면 연마함으로써 저항율이 0.02 Ωcm이고, 직경이 20.32 cm (8 인치)인 실리콘 웨이퍼를 준비하였다.

기판이 되는 실리콘 웨이퍼의 표면 및 에피택셜 웨이퍼의 표면에서의 0.09 ㎛ 이상의 크기 결함 (COP 및 L/D를 포함함)을 실시예 1과 동일한 레이저 파티클 카운터를 사용하여 조사하였다. 그 결과, 기판이 되는 실리콘 웨이퍼 표면에서는 10개, 에피택셜 웨이퍼 표면에서는 웨이퍼당 7개가 관찰되었다.

<비교예 1>

도 3에 나타낸 위치 P₄에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하도록 잉곳을 끌어올리고, 실시예와 동일하게 하여 직경이 20.32 cm (8 인치)인 실리콘 웨이퍼 (도 3의 웨이퍼 W₄)를 얻었다. 끌어올릴 때 실시예와 동일하게 B (붕소)를 도핑하였다. 그 외에는, 실시예와 동일하게 하여 에피택셜 웨이퍼를 제작하였다.

기판이 되는 실리콘 웨이퍼의 표면 및 에피택셜 웨이퍼의 표면에서의 0.09 ㎛ 이상의 크기 결함 (COP 및 L/D를 포함함)을 실시예와 동일한 레이저 파티클 카운터를 사용하여 조사하였다. 그 결과, 기판이 되는 실리콘 웨이퍼 표면 및 에피택셜 웨이퍼 표면에 각각 링상으로 웨이퍼당 100개가 관찰되었다.

<실시예 3>

도 3에 나타낸 위치 P₀에 대응하는 영역을 잉곳 전체 길이에 걸쳐 육성하도록, 동시에 잉곳의 중심에서의 축 방향의 온도 구배를 Ga로 하고, 잉곳의 주연부에서의 축 방향의 온도 경사를 Gb로 할 때, V/Ga 및 V/Gb가 각각 약 O.27 ㎟/분·℃가 되도록 잉곳을 끌어올렸다. 이 때, 잉곳 중의 산소 밀도를 제어하기 위해서 아르곤의 유량을 약 110 리터/분, 실리콘 용융물을 저장하는 석영 도가니의 회전 속도를 약 5 내지 10 rpm, 핫 존 로 내의 압력을 약 8.0 kPa (60 Torr)로 유지하였다.

이렇게 해서 끌어올린 잉곳으로부터 슬라이싱된 실리콘 웨이퍼를 랩핑하고, 모서리 깍기를 행한 후 경면 연마함으로써 직경 20.32 cm (8 인치), 두께 740 ㎛의 실리콘 웨이퍼를 준비하였다. 준비한 것 중 5장의 실리콘 웨이퍼를 COP 수의 측정용으로 하고, 별도의 5장을 웨이퍼 중의 산소 밀도를 측정하기 위하여 사용하였다.

<실시예 4>

실시예 3과 동일하게 하여 얻어진 실리콘 웨이퍼를 OSF가 현재화되는지의 여부를 조사하기 위하여 사용하였다. 또한 별도의 5장의 실리콘 웨이퍼에 대하여 각각의 표면에 감압 CVD법 (10.7 kPa (80 Torr))에 의해 사염화 실리콘 (SiCl₄)을 수소 (H₂) 가스로 환원시킴으로써, 1 ㎛의 두께로 실리콘 단결정의 에피택셜층을 형성하였다.

실시예 3 및 실시예 4의 각 5장의 실리콘 웨이퍼의 표면 직경 200 mm의 원내에서의 0.12 ㎛ 이상의 COP의 수를 레이저 파티클 카운터 (KLA-Tencor사 제조, SFS 6200)를 사용하여 조사하였다. 동일한 각 5장의 실리콘 웨이퍼 표면의 직경 200 mm의 원 내에서의 0.12 ㎛ 미만의 COP 수를 상술한 특허 제2520316호의 "실리콘 웨이퍼의 미소 피트 검출 방법"에 기초하여 동일한 레이저 파티클 카운터를 사용하여 측정하였다. 이들의 결과를 표 1에 나타내었다.

비교를 위하여 동일한 레이저 파티클 카운터를 사용하여 측정했을 때, 크기가 O.12 ㎛ 미만인 COP의 수가 5개/㎠ 존재하고, O.12 ㎛ 이상인 COP의 수가 1개/㎠ 존재하는 실리콘 웨이퍼를 비교예 2로 하였다. 그리고, 이 실리콘 웨이퍼 표면에 실시예 1과 동일하게 1 ㎛ 두께의 에피택셜층을 형성하였다. 이 에피택셜층이 있는 실리콘 웨이퍼를 비교예 3으로 하였다.

실시예 3 및 비교예 2의 별도의 각 5장의 실리콘 웨이퍼 표면으로부터 5 ㎛깊이의 산소 밀도를 2차 이온 질량 분석 (SIMS)에 의해 측정하였다. 그 평균치를 표 1에 나타내었다. 이들 각각의 평균치를 표 1에 나타내었다.

	COP 수(개/cm2)	산소밀도×1018(원자/cm3)(구 ASTM)	OSF의유무
	에피택셜층 형성 전			에피택셜층 형성 후
	<0.12 ㎛			≥0.12 ㎛	<0.12 ㎛	≥0.12 ㎛
실시예 3	6.5	0.35	-	-	1.32	-
실시예 4	-	-	0	0	-	없음
비교예 2	5	1	-	-	1.34	-
비교예 3	-	-	0	0.5	-	없음

표 1로부터 명확한 바와 같이, 0.12 ㎛ 미만의 COP 수는 비교예 2의 실리콘 웨이퍼에서 5개/㎠였던 것에 반해, 실시예 3의 실리콘 웨이퍼에서는 평균 6.5 개/㎠였다. 또한, 0.12 ㎛ 이상의 COP 수가 비교예 2의 실리콘 웨이퍼에서 1개/㎠였던 것에 반해, 실시예 3의 실리콘 웨이퍼에서는 평균 0.35개/㎠로 적었다. 실시예3 및 비교예 2의 실리콘 웨이퍼 모두 산소 밀도가 약 1.3×10¹⁸원자/㎤으로, IG용 웨이퍼로 적합하였다.

또한, 비교예 3의 실리콘 웨이퍼의 OSF가 현재화되고, 동시에 이 웨이퍼에서는 O.12 ㎛ 미만의 COP 수가 평균 O개/㎠, O.12 ㎛ 이상의 COP 수가 평균 O.5개/㎠였던 것에 반해, 실시예 4의 실리콘 웨이퍼에서는 OSF는 현재화되지 않고, 동시에 이 웨이퍼에서는 0.12 ㎛ 이상의 COP는 물론 0.12 ㎛ 미만의 COP에 대해서도 검출되지 않아 0개였다.

즉, 비교예 2의 웨이퍼에서 존재하던 0.12 ㎛ 미만의 COP는 에피택셜층을 형성한 비교예 3의 웨이퍼에서 소실되지 않았다. 이것은 비교예 2의 웨이퍼의 COP가 실시예 3의 웨이퍼의 COP보다 커서 두께 1 ㎛ 정도의 에피택셜층을 형성한 것만으로는 완전히 소실되지 않기 때문이라고 생각된다.

<실시예 5 및 비교예 4>

박막 에피택셜층의 형성에는 감압 CVD법을 사용할 필요가 있다. 감압하 (10.7 kPa (80 Torr))에서 실시예 1과 비교예 1의 각 웨이퍼를 사용하고, 에피택셜층의 두께를 0.2 ㎛, 3 ㎛, 5 ㎛, 7 ㎛ 및 10 ㎛로 변화시켰을 때의 웨이퍼당 각 COP의 수를 구하였다. 그 결과를 도 11에 나타내었다. 도 11로부터 명확해 진 바와 같이, 실시예 5의 웨이퍼 표면에 에피택셜층을 형성한 경우에는 0.2 ㎛ 두께로부터 모두 COP가 소실되고 COP 프리인 것에 반해, 비교예 4의 웨이퍼 표면에 에피택셜층을 형성한 경우에는 5 ㎛에서 겨우 COP가 소실되어 있는 것을 알았다.

<실시예 6>

도판트를 도핑하지 않았을 때의 도 13에 나타낸 D₁/D₀이 0.9가 되도록 V/G을 설정하고, 이 V/G에서 도판트의 B를 9×10¹⁸원자/㎤의 밀도로 도핑하여 실리콘 단결정 잉곳을 끌어올렸다. 이 잉곳으로부터 슬라이싱된 실리콘 웨이퍼를 랩핑하고, 모서리 깎기 가공을 행한 후 경면 연마함으로써 저항율이 0.01 Ωcm이고 크기가 15.24 cm (6 인치)인 p⁺⁺형 실리콘 웨이퍼를 준비하였다. 이 웨이퍼를 산소 분위기하에 1100 ℃로 1시간 열 처리했더니, OSF는 링상으로도, 디스크상으로도 발생하지 않았다.

이 실리콘 웨이퍼 표면에 상압 CVD법 (101.3 kPa (760 Torr))에 의해 원료 가스로서 SiHCl₃를, 또한 에피택셜층의 저항 조정용으로 B₂H₆가스를 각각 사용하고, 성장 온도 1135 ℃, 성장 속도 3 ㎛/분의 조건으로 두께 5 ㎛, 저항율 1O Ωcm의 에피택셜층을 형성하였다. 이에 따라 저저항 기판, 고저항 에피택셜층의 에피택셜 웨이퍼를 얻었다.

반도체 장치 제조 공정에 따라 이 에피택셜 웨이퍼를 750 ℃에서 8시간, 이어서 1000 ℃에서 16시간 열처리하였다. 열처리 후, 이 웨이퍼를 벽개하고 다시 에피택셜층 및 그 밑의 웨이퍼 표면을 라이트 (Wright) 에칭액으로 선택 에칭하고, 광학 현미경의 관찰에 의해 웨이퍼 표면에서 깊이 300 ㎛에서의 웨이퍼 중심부로부터 주연부에 이르기까지의 BMD를 측정하여 그 밀도를 구하였다. 그 결과를 도12(a)에 나타내었다.

<비교예 5>

B (붕소)를 2×10¹⁷원자/㎤의 밀도로 도핑한 것 이외는, 실시예 6과 동일한 V/G로 실리콘 단결정 잉곳을 끌어올리고, 실시예 6과 동일하게 하여 저항율이 0.15 Ωcm이고 크기가 15.24 cm (6 인치)인 p⁺형 실리콘 웨이퍼를 제작하였다. 이 웨이퍼를 실시예 6과 동일한 조건으로 열처리했더니, OSF는 링상으로 웨이퍼의 주연부측 (D₁/D₀=0.9)에 나타났다.

이 실리콘 웨이퍼의 표면에 실시예 6과 동일한 조건으로 두께 5 ㎛, 저항율 10 Ωcm의 에피택셜층을 형성하여 에피택셜 웨이퍼를 얻었다. 이 에피택셜 웨이퍼를 실시예 6과 동일하게 열처리하여 웨이퍼의 중심부로부터 주연부에 이르기까지의 BMD 밀도를 구하였다. 그 결과를 도 12(b)에 나타내었다.

<비교예 6>

끌어올릴 때 실시예 6과 동일한 밀도 (9×1O¹⁸원자/㎤)가 되도록 B (붕소)를 도핑하고, V/G가 크게 (D₁/D₀=0.3) 되도록 실리콘 단결정 잉곳을 끌어올렸다. 그 외에는, 실시예 6과 동일하게 하여 저항율이 0.01 Ωcm이고 크기가 15.24 cm (6 인치)인 p⁺⁺형 실리콘 웨이퍼를 얻었다. 이 웨이퍼를 실시예 6과 동일한 조건으로 열처리했더니, OSF는 링상으로 웨이퍼 중심부에 나타났다. 이 실리콘 웨이퍼 표면에 실시예 6과 동일한 조건으로 두께 5 ㎛, 저항율 10 Ωcm의 에피택셜층을 형성하여 에피택셜 웨이퍼를 얻었다. 이 에피택셜 웨이퍼를 실시예 6과 동일하게 열처리하여 웨이퍼의 중심부로부터 주연부에 이르기까지의 BMD 밀도를 구하였다. 그 결과를 도 12(c)에 나타내었다.

<비교예 7>

B (붕소)를 1.4×10¹⁵원자/㎤의 밀도로 도핑하고, 실시예 6과 비교하여 V/G를 작게 하고 열산화 처리했을 때, 링상으로 발생하는 OSF가 웨이퍼 중심부에서 소멸하는 V/G로 실리콘 단결정 잉곳을 끌어올리고, 실시예 6과 동일하게 하여 저항율이 1O Ωcm인 p^-형 실리콘 웨이퍼를 제작하였다. 이 실리콘 웨이퍼 표면에 실시예 6과 동일한 조건으로 두께 5 ㎛, 저항율 10 Ωcm, 크기 15.24 cm (6 인치)의 에피택셜층을 형성하고 에피택셜 웨이퍼를 얻었다. 이 에피택셜 웨이퍼를 실시예 6과 동일하게 열처리하여 웨이퍼의 중심부로부터 주연부에 이르기까지의 BMD 밀도를 구하였다. 그 결과를 도 12(d)에 나타내었다.

<비교 평가>

도 12(a)로부터 명확해 진 바와 같이, 실시예 6의 에피택셜층을 적층한 웨이퍼에서는 BMD 밀도가 웨이퍼 중심부로부터 주연부까지의 사이에서 약 1.3×10¹⁰개/㎤의 고밀도를 가지며, 또한 균일하였다. 이에 대하여 비교예 5의 에피택셜층을 적층한 웨이퍼에서는 웨이퍼 주연부의 BMD 밀도가 약 0.5×10¹⁰개/㎤이기는 했지만, 그 밖의 부분에서는 BMD가 거의 발생하지 않았다(도 12(b)). 또한, 비교예 6의 에피택셜층을 적층한 웨이퍼에서는 OSF 링에 상응하는 부분의 BMD 밀도가 약 1.8×10¹⁰개/㎤의 고밀도이기는 했지만, 웨이퍼 중심부의 BMD 밀도는 약 1.0×10¹⁰개/㎤이고, 또한 웨이퍼 주연부의 BMD 밀도는 약 O.6×10¹⁰개/㎤으로 웨이퍼면 내에서 불균일하였다(도 12(c)). 또한, 비교예 7의 에피택셜층을 적층한 웨이퍼에서는 웨이퍼 전면에 걸쳐 BMD가 거의 발생하지 않았다(도 12(d)). 그 결과, 비교예 5 및 7의 에피택셜 웨이퍼는 IG 효과가 낮고, 비교예 6의 에피택셜 웨이퍼는 IG 효과가 웨이퍼면 내에서 불균일하였다. 이들에 대하여 실시예 6의 에피택셜 웨이퍼는 높은 IG 효과를 갖는 것을 알았다.

실시예 6 및 비교예 5 내지 7의 각 에피택셜 웨이퍼를 2분간 세코(Secco) 에칭액에 교반하지 않고 침지하고, 이에 따라 나타나는 특이한 유동 패턴의 유무를 발견한 후, 이 흔적의 근원이 되는 부분을 광학 현미경으로 관찰하여 L/D의 전사 흔적 유무를 조사하였다. 그 결과, B 밀도가 비교적 높은 실시예 6 및 비교예 6의 에피택셜 웨이퍼 표면 전체에 걸쳐 L/D의 전사 흔적은 없었다. 이에 대하여 B 밀도가 비교적 낮고, 링상의 OSF가 중심부에서 소멸하고 있던 비교예 7의 에피택셜 웨이퍼에는 L/D의 전사 흔적이 관찰되었다. 특히, B 밀도가 10¹⁵원자/㎤ 대의 비교예 7은 웨이퍼당 2O 내지 3O개가 관찰되었다.

이상 상술한 바와 같이, 본 발명에 따르면 웨이퍼면 내에서 COP나 L/D도 거의 발생하지 않는 실리콘 웨이퍼를 에피택셜층 적층용 기판으로 함으로써, 박막의에피택셜층을 형성했을 때, 이 에피택셜층 표면에 COP나 L/D도 거의 발생하지 않고, 또한 OSF 프리가 된다.

또한 반도체 장치 제조 공정에서 열처리했을 때, 산소 석출핵이 웨이퍼의 중심으로부터 주연부에 걸쳐 균일하게 나타나 내재적 게터링 (IG)의 근원이 될 수 있는 IG용 실리콘 웨이퍼를 제조할 수도 있다.

또한, 저항율이 0.02 Ωcm 이하로서, 열산화 처리시 링상에 발생하는 산화 야기 적층 결함이 웨이퍼 중심부에서 소멸한 실리콘 웨이퍼를 에피택셜층 적층용 기판으로 함으로써, 이 웨이퍼 표면에 에피택셜층을 형성한 후에 열처리하면, 웨이퍼면 내에서 균일하게 고밀도의 BMD가 발생하여 웨이퍼면 내에서 균일한 IG 효과를 얻을 수 있다. 또한 에피택셜층을 형성할 때, 그 에피택셜층에 L/D의 전사 흔적이 생기지 않는다. 이에 따라 전기적 특성이 보다 향상되고, 동시에 제조시의 수율도 큰 에피택셜 웨이퍼를 얻을 수 있다.

Claims (11)

1. 쵸크랄스키법에 의해 핫 존(hot zone) 로(爐)내의 실리콘 융액(融液)으로부터 잉곳을 소정의 끌어올림 속도 프로파일로 끌어올린 후, 이 잉곳을 슬라이싱하여 제작되고,

   상기 소정의 끌어올림 속도 프로파일은, 상기 잉곳이 핫 존 로 내의 실리콘 용융물로부터 끌어올려질 때의 온도 구배에 대한 끌어올림 속도의 비 (V/G)가 격자간 Si형 점결함의 응집체 발생을 방지하는 제1 임계비 ((V/G)₁) 이상이고, 공극형 점결함의 응집체를 잉곳의 중앙에 있는 공극형 점결함이 지배적으로 존재하는 영역 내로 제한하는 제2 임계비 ((V/G)₂) 이하로 유지되도록 결정되며, 또한

   저항률이 0.02 Ωcm 이하인 동시에 직경이 30.48 cm (12 인치) 이하이며, 결정에 기인한 파티클 및 침입형 전위가 웨이퍼당 각각 O 내지 10개인 것을 특징으로 하는, 에피택셜층 적층용 실리콘 웨이퍼.
2. 쵸크랄스키법에 의해 핫 존 로 내의 실리콘 융액으로부터 잉곳을 소정의 끌어올림 속도 프로파일로 끌어올린 후, 이 잉곳을 슬라이싱하여 제작된 실리콘 웨이퍼 상에 화학적 기상 퇴적법을 통해 저항율이 0.1 Ωcm 이상이고 두께가 0.2 내지 5 ㎛인 실리콘 단결정의 에피택셜층이 형성되며,

   상기 소정의 끌어올림 속도 프로파일은, 상기 잉곳이 핫 존 로 내의 실리콘 용융물로부터 끌어올려질 때의 온도 구배에 대한 끌어올림 속도의 비 (V/G)가 격자간 Si형 점결함의 응집체 발생을 방지하는 제1 임계비 ((V/G)₁) 이상이고, 공극형 점결함의 응집체를 잉곳의 중앙에 있는 공극형 점결함이 지배적으로 존재하는 영역 내로 제한하는 제2 임계비 ((V/G)₂) 이하로 유지되도록 결정되며, 또한

   상기 실리콘 웨이퍼는 저항율이 0.02 Ωcm 이하인 동시에 직경이 30.48 cm (12 인치) 이하이고, 아울러 결정에 기인한 파티클 및 침입형 전위가 상기 웨이퍼당 각각 O 내지 10개인 것을 특징으로 하는 에피택셜 웨이퍼.
3. 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리할 때, 산화 야기 적층 결함이 발생하지 않는 실리콘 웨이퍼, 및 상기 실리콘 웨이퍼상에 형성된 두께 0.2 내지 5 ㎛의 실리콘 단결정의 에피택셜층을 포함하고, 상기 에피택셜층 표면 전체의 결정에 기인한 파티클의 수가 0개인 에피택셜 웨이퍼.
4. 제3항에 있어서, 실리콘 웨이퍼 내부의 산소 밀도가 1.2×10¹⁸원자/㎤ 내지 1.6× 10¹⁸원자/㎤ (구 ASTM)이고, 실리콘 웨이퍼 전체에 산소 원자가 분포한 것인 에피택셜 웨이퍼.
5. 제3항에 있어서, 실리콘 웨이퍼 내부의 산소 밀도가 1.2×1O¹⁸원자/㎤ 미만 (구 ASTM)이고, 실리콘 웨이퍼 전체에 공극형 점 결함의 응집체가 분포한 것인 에피택셜 웨이퍼.
6. 실리콘 단결정 잉곳을 끌어올리는 단계, 상기 잉곳을 슬라이싱하여 실리콘 웨이퍼를 제조하는 단계, 및 상기 실리콘 웨이퍼에 화학적 기상 퇴적법으로 실리콘 단결정의 에피택셜층을 형성하는 단계를 포함하고,

   끌어올림 속도를 V (mm/분)로 하고 실리콘 융점에서 1300 ℃까지의 온도 범위에서 각각 상기 잉곳의 중심에서의 축 방향의 온도 구배를 Ga (℃/mm)로 하고 상기 잉곳의 주연부에서의 축 방향의 온도 구배를 Gb (℃/mm)로 할 때, V/Ga 및 V/Gb가 각각 0.23 내지 0.50 ㎟/분·℃가 되도록 상기 잉곳을 끌어올리고,

   상기 실리콘 웨이퍼 표면에 두께 0.2 내지 5 ㎛의 실리콘 단결정의 에피택셜층을 형성하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법.
7. 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리할 때 산화 야기 적층 결함이 웨이퍼 중심부에 발생하지 않는 것을 특징으로 하는, 저항율 0.02 Ωcm 이하의, 에피택셜층 적층용 실리콘 웨이퍼.
8. 실리콘 웨이퍼의 저항율이 0.02 Ωcm 이하이고, 동시에 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리할 때 산화 야기 적층 결함이 웨이퍼 중심부에 발생하지 않는 것을 특징으로 하는, 화학적 기상 퇴적법을 통해 저항율이 0.1 Ωcm 이상이고 두께가 0.2 내지 5 ㎛인 실리콘 단결정의 에피택셜층이 실리콘 웨이퍼상에 형성된 것인 에피택셜 웨이퍼.
9. p형 불순물을 소정의 밀도 이상으로 도핑하면서 실리콘 단결정 잉곳을 끌어올리는 단계, 상기 잉곳을 슬라이싱하여 실리콘 웨이퍼를 제조하는 단계, 및 상기 실리콘 웨이퍼에 화학적 기상 퇴적법으로 실리콘 단결정의 에피택셜층을 형성하는 단계를 포함하고,

   끌어올림 속도를 V (mm/분)로 하고 실리콘 융점에서 1300 ℃까지의 온도 범위로 상기 잉곳의 중심에서의 축 방향의 온도 구배를 G (℃/mm)로 하는 경우, 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리할 때, 산화 야기 적층 결함이 웨이퍼 중심부에 발생하지 않도록 소정의 V/G로 상기 잉곳을 끌어올리는 것을 특징으로 하는 에피택셜 웨이퍼의 제조 방법.
10. 제9항에 있어서, 소정의 V/G가, p형 불순물을 소정의 밀도 미만으로 도핑하는 경우, 산소 분위기하에 1000 ℃±30 ℃의 온도 범위로 2 내지 5시간 열처리하고, 이어서 1130 ℃±30 ℃의 온도 범위로 1 내지 16시간 열처리할 때 산화 야기 적층 결함이 상기 웨이퍼에 링상 또는 디스크상으로 발생하는 조건인 에피택셜 웨이퍼의 제조 방법.
11. 제9항에 있어서, p형 불순물로서의 붕소를 4×1O¹⁸원자/㎤ 이상의 밀도로 도핑하는 에피택셜 웨이퍼의 제조 방법.