[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

KR100366114B1 - 반도체장치와그의제조방법 - Google Patents

반도체장치와그의제조방법 Download PDF

Info

Publication number
KR100366114B1
KR100366114B1 KR1019970068290A KR19970068290A KR100366114B1 KR 100366114 B1 KR100366114 B1 KR 100366114B1 KR 1019970068290 A KR1019970068290 A KR 1019970068290A KR 19970068290 A KR19970068290 A KR 19970068290A KR 100366114 B1 KR100366114 B1 KR 100366114B1
Authority
KR
South Korea
Prior art keywords
adhesive tape
insulating adhesive
conductive
semiconductor device
line
Prior art date
Application number
KR1019970068290A
Other languages
English (en)
Other versions
KR19980079528A (ko
Inventor
야쓰후미 우찌다
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
Publication of KR19980079528A publication Critical patent/KR19980079528A/ko
Application granted granted Critical
Publication of KR100366114B1 publication Critical patent/KR100366114B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48699—Principal constituent of the connecting portion of the wire connector being Aluminium (Al)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4899—Auxiliary members for wire connectors, e.g. flow-barriers, reinforcing structures, spacers, alignment aids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 발명에 따른 반도체 장치는 반도체 소자 (1) 위에 제공된 복수의 전극 패드, 본딩선 (W) 을 거쳐 전극 패드와 결합된 리드 (L) 및, 복수의 전극 패드간의 공통 신호를 처리하는 전극 패드의 전기적 연속성을 성취하는 반도체 소자 (1) 위에 제공된 공통선 (2a 및 2b) 을 포함한다. 적어도 공통선 (2a 및 2b) 의 표면은 절연 소자, 즉 2차 절연 접착 테이프로 덮인다. 이로써, 본딩선의 루프가 낮아질 수 있으므로, 더 얇은 패키지가 성취된다.

Description

반도체 장치와 그의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치와 이 반도체 장치를 제조하는 방법에 관한 것이다. 특히, 본 발명은 반도체 소자위에 제공된 복수의 전극 패드간의 공통 신호를 처리하는 전극 패드에 전기적 연속성을 제공하는 공통 선이 제공된 반도체 장치와 이 반도체 장치를 제조하는 방법에 관한 것이다.
도 6 은 종래 기술로부터의 예를 도시한 나타낸 개략도이다. 이 반도체 장치는 LOC (Lead-On-Chip) 구조로 이루어져 있으며, 칩 타입 반도체 소자 (1) 와, 복수의 리드 (L) 및, 반도체 소자 (1) 위에서 절연테이프 T를 경유하여 접속된 공통선 (2a' 및 2b') 가 제공된다.
복수의 전극 패드에 부가적으로, 소오스 전원용 전극 패드 (P1) 는 본딩선 (W) 을 통해 공통선 (2a') 와 접속되고 그라운드용 전극 패드 (P2) 는 본딩선 (W) 를 통해 공통선 (2b') 와 접속된다. 이러한 접속을 통해, 공통선 (2a') 은 소오스 전원선을 형성하고, 공통선 (2b') 은 그라운드선을 형성한다.
또한, 전극 패드 (Pa 및 Pb) 는 본딩선 (W) 을 경유하여 소오스 전원선을 형성하는 공통선 (2a') 과 접속되며, 전극 패드 (Pc, Pd, Pe 및 Pf) 는 본딩선 (W) 을 통해 그라운드선을 형성하는 공통선 (2b') 에 접속된다. 다른 전극 패드는 본딩선 (W) 을 통해 리드 (L) 와 직접 연결된다는 것에 주의해야 한다.
현재의 반도체 장치에서, 반도체 소자 (1) 의 소형화는 매우 양호한 내부 배선을 필요로 한다. 이 때문에, 소오스 전원용 전극 패드 (P1) 와 그라운드용 전극 패드 (P2) 의 접속이 반도체 소자 (1) 내에서 이행되면, 전압의 감소로 인하여성능 특성의 저하가 발생한다. 그러므로, 이들은 공통선 (2a' 및 2b') 을 사용하여, 전기적으로 전선으로 고정된다.
그러나, 이러한 반도체 장치는 하기의 문제점을 가지고 있다. 즉, 전극 패드 (P) 와 리드 (L) 가 본딩선 (W) 을 통해 연결될 때, 도 7(a) 에 도시된 바와 같이, 공통선 (2a' 및 2b') 과의 접촉을 피하기 위해 충분한 여유공간 (H) 을 허용하여, 공통선 (2a' 및 2b') 위로 전선을 배치할 필요가 있다.
정상적으로, 공통선 (2a' 및 2b') 은 리드 (L) 내에 집적화되는 리드 프레임으로서 형성되고, 이들의 두께는 거의 150 마이크로미터로 설정된다. 그러므로, 공통선 (2a' 및 2b') 과 접촉하지 않는다는 것을 보장하기 위해 본딩선 (W) 의 루프 높이를 거의 400 마이크로미터 이상이 되도록 할 필요가 있다.
그러나, 루프 높이가 이런 방식으로 높게 설정되면, 도 7(b) 에 도시된 바와 같이 얇은 패키지 (PC) 를 형성할 때, 본딩선이 패키지 (PC) 내에 포함되지 않고 노출되는 문제가 발생한다.
본 발명은 종래 기술의 반도체 장치와 상기 설명된 제조 방법의 문제를 해결함으로써 완료되었다. 본 발명의 첫 번째 목적은 본딩선이 공통선에 걸쳐 접속될 때에도, 공통선과 본딩선사이의 전기 접촉의 가능성을 고려할 필요가 없는 새롭고 개선된 반도체 장치 및 이러한 반도체 장치를 제조하는 방법을 제공하는 것이다. 본 발명의 또다른 목적은 본딩선이 공통선에 걸쳐 접속되더라도 본딩선의 루프를 낮게하여 더 얇은 반도체 장치 패키지를 성취하는 새롭고 개선된 반도체 장치 및이러한 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 또다른 목적은 본딩선이 눌러지지 않도록 하거나 변형되지 않게 하여 제품의 신뢰도가 향상되는 새롭고 개선된 반도체 장치와 이 반도체 장치를 제조하는 방법을 제공하는 것이다.
상기 설명된 목적을 성취하기 위해서, 본 발명의 제 1 태양의 반도체 장치는 반도체 소자위에 제공된 복수의 전극 패드, 본딩선을 경유하여 전극 패드와 연결되는 리드 및, 반도체 소자위에 위치된 복수의 전극 패드들간의 공통 신호를 처리하는 전극 패드에 전기적 연속 상태를 제공하는 공통선을 구비하며, 공통선의 최소한의 표면위에는 절연소자가 놓여진다.
이러한 구조에서, 절연 소자는 반도체 소자위에 위치된 복수의 전극 패드간의 공통 신호를 처리하는 전극 패드에 대해 전기적 연속성을 제공하는 공통선의 최소한의 표면위에 놓여지기 때문에, 공통선에 걸쳐 놓여진 본딩선이 공통선과 접촉하더라도 절연소자 때문에, 전기적으로 접속이 발생하지 않는다. 다시 말해서, 본딩선과 공통선사이의 전기 접촉의 가능성을 고려할 필요가 없으므로, 본딩선의 루프의 높이를 감소시키는 것이 가능하다.
또한, 상기 설명된 목적을 성취하기 위하여, 본 발명의 제 2 태양의 반도체 장치를 제조하는 방법은 복수의 전극 패드와의 접촉을 피하면서 제 1 절연 접착 테이프가 반도체 소자에 적층되는 단계와, 공통 신호를 처리하는 전극 패드와 전기적 연속성이 성취되는 상태로 반도체 소자위의 제 1 절연 접착 테이프위에 도전성 접착제가 도포되는 단계와, 도전성 접착제의 표면을 덮도록 제 2 절연 접착 테이프가도포되는 단계 및, 도전성 접착제와, 전극 패드를 덮는 제 2 절연 접착 테이프를 모두 갖지 않은 전극 패드가 제 2 절연 접착 테이프에 걸치거나 그와 접촉되어 배선되는 본딩선을 통해 신호 입력/출력을 수행하기 위한 리드와 접속되는 단계를 포함한다.
이 방법에서, 도전성 접착제는 복수의 전극 패드와 접촉을 피하기 위해 도전성 접착제가 공통 신호를 처리하는 전극 패드와 전기적으로 연속하며 제 2 절연 접착 테이프가 도전성 접착제의 표면위에 적층되는 상태로 반도체 소자위에 피복되는 제 1 도전성 접착 테이프위에 도포되기 때문에, 절연 소자로 둘러싸여진 도전성 접착제가 공통선으로 사용될 수 있다. 또한, 제 2 절연 접착 테이프에 걸쳐 놓여지고 제 2 절연 접착 테이프와 접촉하는 상태로 본딩선을 배치함으로써, 본딩선은 제 2 절연 접착 테이프에 의해 지지된다.
도 1 은 제 1 실시예를 나타낸 개략도.
도 2 는 도전성 접착제의 도포를 나타낸 개략적인 단면도.
도 3 은 제 2 실시예를 나타낸 개략도.
도 4 는 제 3 실시예를 나타낸 개략도.
도 5 는 제 4 실시예를 나타낸 개략도.
도 6 은 종래 기술의 예를 나타낸 개략도.
도 7 은 종래 기술의 예를 나타낸 개략도.
*도면의 주요부분에 대한 부호의 설명*
1 : 반도체 소자 1a : 기판
2a, 2b : 공통선 21 : 제 1 절연 접착 테이프
22 : 도전성 접착제 22a : 구리박
23 : 제 2 절연 접착 테이프 BP : 금속 범프
24 : 제 2 도전성 접착제 25 :제 3 절연 접착 테이프
실시예들을 참조로 본 발명에 따른 반도체 장치와 그의 제조 방법을 하기에 설명한다. 제 1 실시예를 나타낸 개략도가 도 1 에 도시되어 있다. 도 1(a) 의 개략적인 평면도에 도시된 바와 같이, 제 1 실시예의 반도체 장치는 LOC 구조를 가지며, 칩 타입의 반도체 소자 (1) 와, 복수의 리드 (L) 및, 기판 (1a) 과 본딩선 (W) 위에 제공되어, 전극 패드를 리드 (L) 로 전기적으로 결합하기 위한 복수의 전극 패드들간의 공통 신호를 처리하는 전극 패드의 전기적 연속성을 성취하기 위하여 반도체 소자 (1) 위에 절연 테이프 (T) 를 경유하여 접속된 공통선 (2a 및 2b) 이 제공된다.
이 반도체 장치에서, 공통선 (2a) 은 소오스 전원용 전극 패드 (P1) 와의 전기적 연속성을 통하여 소오스 전원선을 형성하는 반면, 공통선 (2b) 은 그라운드용 전극 패드 (P2) 와의 전기적 연속성을 통하여 그라운드선을 형성한다.
또한, 공통선 (2a) 은 또한 소오스 전원을 받는 전극 패드 (Pa 및 Pb) 와 전기적으로 연속하며, 공통선 (2b) 은 그라운드를 형성하는 전극 패드 (Pc, Pd, Pe 및 Pf) 와 전기적으로 연속한다. 나머지 전극 패드는 공통선 (2a 및 2b) 에 걸쳐 있는 본딩선 (W) 을 통해 리드 (L) 와 접속된다는 것을 주의해야 한다.
도 1(b) 는 도 1(a) 의 영역 A 의 확대도이며, 도 1(c) 는 화살표방향으로 본 도 1(b) 에서 선 B-B 를 따라 절단한 단면도이다. 도면에 도시된 바와 같이, 제 1 실시예에서 공통선 (2a 및 2b) 은 각각 3 층의 박막 구조를 갖는다. 즉, 이 박막 구조는 최하부층을 형성하는 제 1 절연 접착 테이프 (21), 중간층을 형성하는 도전성 접착제 (22) 및 최상부층을 형성하는 제 2 절연 접착 테이프 (23) 로 이루어져 있다. 도 1(b) 는 도전성 접착제 (22) 가 최하부층을 형성하는 제 1 절연 접착 테이프 (21) 위에 형성되는 상태를 도시한다는 것에 주의해야 한다.
테이프위에 열가소성 접착제를 도포시켜 형성되는 제 1 절연 접착 테이프 (21) 는 전극 패드가 기판 (1a) 위의 공통선 (2a 또는 2b) 와 접촉하도록, 전극 패드의 위치에 대응하는 테이프내에 형성된 홀을 가진 기판 (1a) 위에 덮인다. 또한, 도전성 접착제 (22) 는 열경화성 접착제이며, 제 1 절연 접착 테이프 (21) 내의 홀을 경유하여 전극 패드와 접촉한다.
또한 제 1 절연 접착 테이프 (21) 처럼, 테이프위에 열가소성 접착제를 도포시켜 형성되는 제 2 절연 접착 테이프 (23) 는 도전성 접착제 (22) 의 표면을 적어도 덮도록 적층된다.
예를 들면, 소오스 전원용 공통선 (2a) 에서, 전극 패드 (P1) 와 전극 패드 (Pa 및 Pb) 의 위치에 대응하는 하부층을 형성하는 제 1 절연 접착 테이프 (21) 내에 홀이 형성되고, 전원을 얻기 위한 전기 접속선이 이 홀로 들어가는 도전성 접착제 (22) 내에 형성되고 또한 제 1 도전성 접착테이프 (21) 위에 도포된다. 또한, 도전성 접착제 (22) 의 표면을 적어도 덮는 제 2 절연 접착 테이프에 의해서, 도전성 접착제 (22) 와 본딩선 (W) 사이의 절연이 성취된다.
또한, 그라운드용 공통선 (2b)에서, 전극 패드 (P2) 와 전극 패드 (Pc, Pd, Pe 및 Pf) 의 위치에 대응하는 하부층을 형성하는 제 1 절연 접착 테이프 (21)내에 홀이 형성되고, 그라운드를 얻기 위한 전기적 연속선은 이 홀로 들어오는 도전성 접착제 (22) 로 형성되고 또한 제 1 절연 접착 테이프 (21) 위에 도포된다. 도전성 접착제 (22) 의 표면을 적어도 덮는 제 2 절연 접착 테이프에 의해서, 도전성 접착제 (22) 와 본딩선 (W) 사이의 절연이 성취된다.
각각의 공통선 (2a 및 2b) 의 두께는 거의 45∼20 마이크로미터이며 (제 1 절연 접착 테이프 (21) 와 제 2 절연 접착 테이프 (23) 는 각각 두께가 거의 20 마이크로미터이며 도전성 접착제 (22) 는 두께가 거의 5 마이크로미터이다), 이러한 크기를 설정함으로써, 이러한 선에 걸쳐있는 본딩선 (W) 의 루프 높이는 종래 기술의 높이와 비교하여 감소될 수 있다. 또한, 표면위에 형성된 제 2 절연 접착 테이프 (23) 때문에, 본딩선 (W) 이 공통선 (2a 및 2b) 과 접촉하더라도 단락 회로가발생하지 않는다.
다음으로, 이 반도체 장치를 제조하기 위한 방법을 설명한다. 먼저, 반도체 소자 (1)에서 소오스 신호를 처리하는, 전극 패드 (P1, Pa 및, Pb) 에 대응하는 위치에서 홀이 형성되고, 제 1 절연 접착 테이프 (21) 에는 열과 압력이 가해지며, 그라운드 신호를 처리하는 전극 패드 (P2, Pc, Pd, Pe 및 Pf) 에 대응하는 위치에서 홀이 형성되고, 제 1 절연 접착 테이프 (21) 에는 열과 압력이 가해진다. 이러한 처리 후에, 도전성 접착제 (22) 는 제 1 절연 접착 테이프 (21) 위에 놓여지고 도전성 접착제 (22) 가 구멍으로 들어가는 것을 보장한다. 이점에서, 도전성 접착제 (22) 는 제 1 절연 접착 테이프 (21) 의 넓이보다 작은 넓이 위에 덮여져야 한다.
도전성 접착제의 도포를 나타낸 개략적인 단면도가 도 2 에 도시되어 있다. 도 2(a) 는 디스펜서 (D) 가 사용되는 예를 도시하며, 이 예에서, 도전성 접착제 (22) 는 디스펜서 (D) 의 끝에서 유출되는 도전성 접착제 (22) 와 함께 디스펜서 (D)를 반도체 소자 (1) 위의 제 1 절연 접착 테이프 (미도시) 위로 이동시킴으로써 소정 위치에 도포된다.
스탬플러 (ST) 가 사용되는 예가 도 2(b) 에 도시된다. 이 예에서, 도전성 접착제 (22) 는 특정 형태를 가진 스탬플러 (ST) 의 하부 표면에 도포되고, 압박에 의해 반도체 소자 (1)에서 제 1 절연 접착 테이프 (미도시) 위에 도포된다.
스크린 프린팅을 사용하는 예가 도 2(c) 에 도시되어 있다. 이 예에서, 스크린 SC 은 반도체 소자 (1) 위에 위치되며, 스퀴지 (K) 와 함께 스크린 (SC) 위에도전성 접착제 (22)를 덮어서, 도전성 접착제 (22) 는 스크린 (SC) 에 제공된 특정 형태의 개구를 경유하여 반도체 소자 (1)에서 제 1 절연 접착 테이프 (미도시) 위에 도포된다.
도전성 접착제 (22) 가 상기 설명된 방법중의 하나를 통해 도포된 후에, 제 2 절연 접착 테이프는 도전성 접착제 (22) 가 완전히 덮히도록 적층된다. 이 과정 후에, 특정 온도가 되도록 열이 가해져서, 3층 구조를 가진 공통선 (2a 또는 2b) 을 형성하도록 도전성 접착제 (22) 는 열적으로 고정된다.
다음으로, 공통선 (2a 또는 2b) 이 접속되지 않은 전극 패드는 본딩선 (W) 을 통해 리드 (L) 와 전기적으로 결합된다. 이러한 배선에서, 본딩선 (W) 은 공통선 (2a 및 2b) 에 걸쳐 있으며, 그에 의해 지지되고, 공통선 (2a 및 2b) 의 표면위의 제 2 절연 접착 테이프 (23) 와 접촉한다. 이는 본딩선 (W) 에 대한 하부 루프를 성취하고 또한 충분한 정도의 형태 보유력을 성취한다.
본딩선 (W) 이 접속된 후에, 반도체 소자 (1) 전체는 몰딩 수지 (미도시) 로 된 패키지로 밀폐된다. 이 실시예에서, 본딩선 (W) 의 루프가 종래 기술과 비교하여 더 낮을 수 있기 때문에, 몰딩 수지의 두께도 또한 감소될 수 있다.
상기 설명된 제조 방법을 참조로, 반도체 소자가 형성(분리)된 후에 제 1 절연 접착 테이프 (21) 가 적층되며, 웨이퍼가 반도체 소자 (1) 로 분리되기 전에, 제 1 절연 접착 테이프 (21) 가 먼저 적층되는 예가 설명되었다.
다음으로, 본 발명의 제 2 실시예를 설명한다. 도 3 은 제 2 실시예를 도시한 개략도이며, 도 3(a) 는 개략적인 평면도이고, 도 3(b) 는 도 3(a) 에서 영역A' 의 확대도이며, 도 3(c) 는 화살표 방향으로 본 도 3(d)에서 선 B'-B'를 따라 절단한 단면이다.
도 3(a) 에 도시된 바와 같이, 제 2 실시예의 반도체 장치는 LOC 구조를 가지며, 온칩 반도체 소자 (1), 절연 테이프 (T) 를 경유하여 반도체 소자 (1) 의 기판 (1a) 위에 접속된 복수의 리드 (L) 및, 전극 패드를 리드 L 로 전기적으로 결합하기 위한 복수의 전극 패드들간의 공통 신호를 처리하는 전극 패드의 전기적 연속성을 성취하기 위하여 반도체 소자 (1) 위에 절연 테이프 (T) 를 경유하여 접속된 공통선 (2a 및 2b) 이 제공된다.
또한, 제 2 실시예에서, 소오스 전원을 수신하는 전극 패드 (Pa 및 Pb) 와 전기접속하는 공통선 (2a) 과, 그라운드를 형성하는 전극 패드 (Pc, Pd, Pe 및 Pf) 와 전기적으로 연속하는 공통선 (2b) 은 금속 범프 (BP) (도 3(a) 및 3(b)에 도시됨)를 경유하여 접속된 전극 패드와 구리박 (22a) 을 가진 3 층 구조 (제 1 절연 접착 테이프 (21), 구리박 (22a) 및, 제 2 절연 접착 테이프 (23))로 각각 형성된다. 도 3(b) 는 최하부층을 형성하는 제 1 절연 접착 테이프 (21) 위에 구리박만이 형성되는 상태를 도시한다는 것에 주의해야 한다.
테이프위에 열경화성 접착제를 도포시킴으로써 형성되는 제 1 절연 접착 테이프 (21) 는 기판 (1a) 위의 공통선 (2a 또는 2b) 과 접촉하도록 전극 패드의 위치에 대응하는 위치에서 테이프내에 홀이 형성되어 있는 상태에서 적층된다. 또한, 제 1 절연 접착 테이프 (21) 위에서, 구멍들에 위치된 금속 범프 (BP) 를 경유하여 구리박 (22a) 이 적층된다. 또한, 제 1 절연 접착 테이프 (21) 처럼, 테이프위에 열경화성 접착제를 도포시킴으로서 형성되는 제 2 절연 접착 테이프 (23) 는 구리박 (22a) 의 표면을 적어도 덮도록 적층된다.
소오스 전원용 공통선 (2a) 에서, 전극 패드 (P1) 와 전극 패드 (Pa 및 Pb) 의 위치에 대응하는 위치에서 하부층을 형성하는 제 1 절연 접착 테이프 (21) 내에 홀이 형성되고, 소오스를 얻기 위한 전기적 연속선은 이 홀들에 위치된 금속 범프 (BP) 를 경유하여 구리박 (22a) 으로 형성된다. 또한, 제 2 절연 접착 테이프로 구리박 (22a) 의 표면을 적어도 덮음으로써, 구리박 (22a) 은 본딩선 (W) 으로부터 절연된다.
또한, 그라운드용 공통선 (2b) 에서, 전극 패드 (P2) 와 전극 패드 (Pc, Pd, Pe 및 Pf) 의 위치에 대응하는 위치에서 하부층을 형성하는 제 1 절연 접착 테이프 (21) 에 홀이 형성되며, 전기적으로 연속인 그라운드선은 이 홀들에 위치된 금속 범프 BP를 경유하여 구리박 (22a) 으로 형성된다. 제 2 절연 접착 테이프로 구리박 (22a) 의 표면을 적어도 덮음으로써, 구리박 (22a) 은 본딩선 (W) 으로부터 절연된다.
각각의 공통선 (2a 및 2b) 의 두께는 거의 45∼50 마이크로미터이며 (제 1 절연 접착 테이프 (21) 와 제 2 절연 접착 테이프 (23) 는 두께가 각각 거의 20 마이크로미터이며, 구리박 (22a) 은 두께가 거의 5 마이크로미터이다), 이러한 크기로 설정함으로써, 이러한 선들에 걸쳐있는 본딩선 (W) 의 루프 높이는 종래 기술에서의 높이와 비교하여 감소될 수 있다. 또한, 표면위에 형성된 제 2 절연 접착 테이프 (23) 때문에, 본딩선 (W) 이 공통선 (2a 및 2b) 과 접촉하더라도 단락 회로가 발생하지 않는다.
다음으로, 이 반도체 장치를 제조하는 방법이 설명된다. 먼저, 테이프의 상부 표면과 하부 표면위에 열경화성 접착제가 도포된 제 1 절연 접착 테이프 (21) 가 열과 압력에 의해 기판 (1a) 위에 적층된다. 공통선 (2a) 의 경우에, 제 1 절연 접착 테이프 (21) 는 소오스 신호를 처리하는 전극 패드 (P1, Pa 및 Pb) 의 위치에 대응하는 위치에 홀이 형성되어 있는 데에 반해, 공통선 (2b) 의 경우에, 제 1 절연 접착 테이프는 그라운드 신호를 처리하는 전극 패드 (P2, Pc, Pd, Pe 및 Pf) 의 위치에 대응하는 위치에 홀이 형성되어 있다. 금속 범프 (BP) 는 이러한 홀들내의 각각의 전극 패드위에 제공되는 것으로 가정된다는 것에 주의해야 한다.
구리박 (22a) 은 그 다음에 제 1 절연 접착 테이프 (21) 위에 압력으로 적층된다. 그의 하부 표면위에 열경화성 접착제가 도포된 제 2 절연 접착 테이프 (23) 에는 그 다음에 압력이 가해져 구리박 (22a) 위에 적층된다. 적층되는 구리박 (22a) 의 넓이는 제 1 절연 접착 테이프 (21) 와 제 2 절연 접착 테이프 (23) 의 넓이보다 작아야 한다.
이 과정 후에, 상기 제 2 절연 접착 테이프 (23) 로부터 열과 압력이 가해진다. 이 과정에서, 구리박 (22a) 과 금속 범프 (BP) 가 접촉하는 상태가 성취된다. 그 다음에, 이 상태에서, 반도체 소자 (1) 에 열이 가해진다. 이러한 열의 공급을 통해, 제 1 절연 접착 테이프 (21) 과 제 2 절연 접착 테이프 (23) 에 도포되는 열경화성 접착제는 고정되고 구리박 (22a) 과 금속 범프 (BP) 가 서로 매우견고하게 접착하도록 수축된다.
다음으로, 공통선 (2a 또는 2b) 과 접속되지 않은 전극 패드는 본딩선 (W) 을 통해 리드 (L) 와 전기적으로 결합된다. 이 배선에서, 본딩선 (W) 은 공통선 (2a 및 2b) 에 걸쳐지고 그에 의해 지지되며 공통선 (2a 및 2b) 의 표면위의 제 2 절연 접착 테이프 (23) 와 접촉된다. 이는 본딩선 (W) 에 대한 하부 루프와 충분한 정도의 형태 보존력을 또한 성취한다.
본딩선 (W) 이 접속된 후에, 반도체 소자 (1) 의 전체는 몰딩 수지 (미도시) 로 된 패키지로 밀폐된다. 이 실시예에서, 본딩선 (W) 의 루프는 종래 기술과 비교하여 낮기 때문에, 몰딩 수지의 두께도 또한 감소될 수 있다.
또한, 구리박 (22a)은 공통선 (2a 및 2b) 의 전기적 연속 영역을 형성하기 위해 적층되기 때문에, 전기 연속선이 낮은 저항값을 갖기 때문에, 이는 전기적 특성의 향상을 성취할 수 있다.
다음으로, 본 발명의 제 3 실시예를 설명한다. 도 4 및 5 는 제 3 실시예를 나타내는 개략도이며, 도 4(a) 는 개략적 평면도이며, 도 4(b) 는 도 4(a) 에서 영역 C 의 확대도를 나타내고, 도 5(a) 는 제 1 도전 접착제의 형태를 나타내며, 도 5(b) 는 화살표 방향으로 본 도 4(b) 에서 선 D-D를 지나는 단면을 나타내고, 도 5(c) 는 패키징된 상태를 나타내는 개략적인 단면을 나타낸다.
도 4(a) 는 가진 제 3 실시예의 반도체 장치를 나타내고, 이 반도체 장치는 LOC 구조를 가지며, 온칩 반도체 소자 (1), 절연 테이프 (T) 를 경유하여 반도체 소자 (1) 의 기판 (1a) 위에 접속된 복수의 리드 (L), 기판 (1a) 과 본딩선 (W) 위에 제공되어, 전극 패드를 리드 (L) 로 전기적으로 결합하기 위한 복수의 전극 패드들간의 공통 신호를 처리하는 전극 패드의 전기적 연속성을 성취하기 위하여 반도체 소자 (1) 위에 절연 테이프 (T) 를 경유하여 접속된 공통선 (2a 및 2b) 이 제공된다.
특히, 제 3 실시예는 소오스 전원을 수신하는 전극 패드 (Pa 및 Pb) 와 전기적으로 연속인 선과, 그라운드를 형성하는 전극 패드 (Pc, Pd, Pe 및 Pf) 와 전기적으로 연속인 선이 5층 구조로 형성되는 것을 특징으로 한다.
도 4(b) 및 도 5(b) 에 도시된 바와 같이, 5 층 구조는 최하부층을 형성하는 제 1 절연 접착 테이프 (21) 와, 하부층쪽의 제 1 도전성 접착제 (22) 와, 중간층을 형성하는 제 2 절연 접착 테이프 (23) 와, 상부층쪽의 제 2 도전성 접착제 (24) 및 최상부층을 형성하는 제 3 절연 접착 테이프 (25)를 연속적으로 적층함으로써 성취된다.
테이프위에 열가소성 접착제를 도포시켜 형성되는 제 1 절연 접착 테이프 (21) 는 소오스 전원용 전극 패드 (이후의 설명에서 이러한 전극 패드와 연속되어 있는 다른 전극 패드를 포함하여) 의 위치에 대응하는 위치에 홀이 형성되고, 그라운드용 전극 패드 (이후의 설명에서 이러한 전극 패드와 연결되어 있는 다른 전극 패드를 포함하여) 의 위치에 대응하는 위치에 홀이 형성되어 있다.
또한, 제 1 도전성 접착제 (22) 는 다른 전극 패드 P 의 위치는 피하면서 소오스 전원 (예를 들면, 전극 패드 Pa) 용 전극 패드에 대응하는 위치에서 제 1 절연 접착 테이프 (21) 내의 홀로 들어가도록 사용된다. (도 5(a) 에 도시됨)
테이프위에 열가소성 접착제를 도포시킴으로서 형성되는 제 2 절연 접착 테이프 (23) 는 제 1 도전성 접착제 (22) 의 표면을 덮도록 적층된다. 그라운드용 전극 패드와 다른 전극 패드 (소오스 전원 또는 그라운드용 전극 패드와 다른 전극 패드) 의 위치에 대응하는 위치에서 이러한 제 2 절연 접착 테이프 (23) 내에 홀이 형성된다는 것에 주의해야 한다.
제 2 도전성 접착제 (24) 는 다른 전극 패드 (P) (소오스 전원 또는 그라운드용의 전극 패드와 다른 전극 패드)의 위치를 피하면서, 그라운드용 전극 패드 (예를 들면, 전극 패드 Pa) 에 대응하는 위치에 형성된 제 2 절연 접착 테이프 (23) 내의 홀에 들어가도록 사용된다.
또한, 테이프위에 열경화성 접착제를 도포시켜 형성되는 제 3 절연 접착 테이프 (25) 는 제 2 도전성 접착제 (24) 의 표면을 덮도록 적층된다. 소오스 전원과 그라운드용 전극 패드와 다른 전극 패드의 위치에 대응하는 위치에서 이 제 3 절연 접착 테이프 (23) 내에 홀이 형성된다.
결과적으로, 이러한 5 층 공통선에 의하여, 하부층쪽의 제 1 도전성 접착제 (22) 는 소오스 전원용 연속선을 형성하는 반면, 하부층쪽의 제 2 도전성 접착제 (24) 는 그라운드용 연속선을 형성한다. 또한, 제 1 도전성 접착제 (22) 와 제 2 도전성 접착제 (24) 가 적층 구조를 형성하므로, 이들 각각은 전극 패드의 양쪽측을 지나간다.
또한, 공통선 (2) 내에 소오스 전원 또는 그라운드용 전극 패드와 다른 전극 패드위에 홀이 형성되므로, 본딩선 (W) 은 이러한 홀에서 접속되어 리드 (L) 와 전기 결합을 성취한다.
제 3 절연 접착 테이프 (25) 가 공통선 2 의 표면에 적층되므로, 본딩선 (W) 이 접촉할때에도 제 1 도전성 접착제 (22) 와 제 2 도전성 접착제 (24) 로 회로가 단락되는 것을 피할 수 있다.
다음으로, 본 반도체 장치를 제조하는 방법을 설명한다. 먼저, 개별적인 전극 패드에 대응하는 위치에 홀이 형성된 제 1 절연 접착 테이프 (21) 가 열과 압력에 의해 적층된다.
그 다음에, 제 1 도전성 접착제 (22) 는 제 1 절연 접착제 (21) 위에 도포된다. 제 1 도전성 접착제 (22) 는 제 1 도전성 접착제가 각각의 전극 패드의 양쪽측위를 지나가고, 소오스 신호를 처리하는 전극 패드 (P1, Pa 및 Pb) 위에 형성된 홀로만 들어가도록 사용된다. (도 5(a) 에 도시됨) 제 1 도전성 접착제 (22) 의 도포는 제 1 실시예에서 처럼, 도 2(a)∼2(c) 에 도시된 방법중의 하나를 사용하여 성취된다.
이 과정 후에, 제 2 절연 접착 테이프 (23) 는 열과 압력하에서 제 2 도전성 접착제 (22) 위에 적층된다. 그라운드용 전극 패드 (P2, Pc, Pd, Pe 및 Pf) 와 또한 다른 전극 패드 (소오스 전원 및 그라운드용 전극 패드와 다른 전극 패드) 의 위치에 대응하는 위치에서 제 2 절연 접착 테이프 (23) 내에 홀이 형성된다는 것에 주의해야 한다.
그 다음에, 제 2 도전성 접착제 (24) 는 제 2 절연 접착 테이프 (23) 위에 도포된다. 제 2 도전성 접착제 (24) 는 제 2 도전성 접착제가 각각의 전극 패드의 양쪽측위를 지나가고, 그라운드 신호를 처리하는 전극 패드 (P2, Pc, Pd, Pe 및 Pf) 위에 형성된 홀로만 들어가도록 사용된다. 제 2 도전성 접착제 (24) 의 도포는 제 1 도전성 접착제 (22) 의 경우에서 처럼, 도 2(a)∼2(c) 에 도시된 방법중의 하나를 이용함으로써 수행된다.
제 3 절연 접착 테이프 (25) 는 도포된 제 2 도전성 접착제 (24) 위에 열과 압력을 가하여 적층된다. 제 3 절연 접착 테이프 (25) 는 제 2 도전성 접착제 (24) 를 덮는다. 소오스 전원 또는 그라운드용 전극 패드와 다른 전극 패드의 위치에 대응하는 위치에서 제 3 도전성 접착 테이프 (25) 내에 홀이 형성된다는 것에 주의해야 한다.
적층을 통해 5 층 공통선 (2)을 형성한 후에, 반도체 소자 (1) 에 열이 가해진다. 이 가열을 통해, 열가소성 접착제가 고정되어, 개별적인 층을 본딩한다.
이 과정 후에, 공통선 (2) 에 접속되지 않는 전극 패드는 본딩선 (W) 을 통해 리드 (L) 과 전기적으로 결합된다. 이 배선을 통해, 본딩선 (W) 은 본딩선이 공통선 (2) 에 걸쳐있으며, 그에 의해 지지되고 공통선 (2) 의 표면위의 제 3 절연 접착 테이프 (25) 와 접촉하는 상태를 성취한다.
이로써, 하부 루프는 본딩선 (W) 에 대해 성취되고, 동시에, 충분한 형태 보유력이 성취된다.
본딩선이 접속된 후에, 반도체 소자 (1) 전체는 도 5(e) 에 도시된 바와 같이, 몰딩 수지로 밀폐되어, 패키지 (PC) 를 형성한다. 이 실시예에서, 본딩선 (W) 의 루프는 종래 기술과 비교하여 낮기 때문에, 패키지 (PC) 의 두께는 도면에 2 점사슬선으로 나타난 두께로 감소될 수 있다.
제 3 실시예에서, 공통선 (2)을 5층 구조로 형성함으로써, 개별적인 연속선이 전극 패드의 양측위에 개별적으로 지나가서, 전체적인 폭 (적층영역)을 증가시키는 상태가 성취된다. 그러므로, 개별적인 층사이의 본딩력의 증가를 통해 신뢰성을 향상시킬 수 있다. 특히, 이 효과는 개별적인 전극 패드의 피치가 더 작을 때 더 현저하게 된다.
본 발명에 따른 반도체 장치와 그의 제조 방법의 바람직한 실시예가 첨부된 도면을 참조로 설명되었으며, 형태와 세부사항의 다양한 변경 및 수정이 본 발명의 이론과 범위 및 기술에서 벗어나지 않은 범위내에서 관련 기술분야의 당업자들에 의해 행해질 수 있는 것으로 이해해야 한다.
예를 들면, 상기 설명된 모든 실시예에서, 소오스 전원용 소오스선과 그라운드용 그라운드선이 공통선을 형성하지만, 본 발명은 이러한 예로 제한되지 않으며, 공통 신호를 처리하는 복수의 전극 패드에 대한 전기적 연속성을 성취하는 어떤 선도 공통선을 형성할 수 있다. 다시 말해서, 반도체 소자내의 알루미늄 배선등이 공통선으로 사용될 수 있다.
또한, 공통선과 본딩선 (W) 을 서로 접촉하도록 배치할 때, 본딩선이 다각형의 상부측을 형성하며 거의 수평이 되는 영역에서 공통선과 인라인 접촉을 성취하도록, 다각형 형태 (예를 들면, 사다리꼴) 로 본딩선 (W) 을 배치함으로써 정확한 지지가 성취된다.
설명된 바와 같이, 본 발명에 따른 반도체 장치와 그의 제조 방법을 통하여 다음의 이점이 성취된다. 즉, 본딩선이 공통선에 걸쳐 접속되더라도, 공통선과 본딩선사이의 전기적 접촉의 가능성을 고려할 필요가 없으므로, 본딩선의 루프의 높이를 감소시킬 수 있다. 그러므로, 반도체 장치에서 더 얇은 패키지가 성취된다.
또한, 본딩선을 배치할 때, 공통선의 표면위에 적층된 절연 접착 테이프와 본딩선을 접촉시킴으로써, 본딩선을 지지하는 것이 가능하므로, 본딩선이 눌러지거나 변형되는 것이 방지되어 고도의 신뢰성을 가진 반도체 장치가 제공된다.

Claims (13)

  1. 반도체 소자위에 제공된 복수의 전극 패드;
    본딩선을 경유하여 상기 전극 패드와 접속되는 리드;
    상기 복수의 전극 패드간의 공통 신호를 처리하는 전극 패드에 대해 전기 연속성을 성취하는 상기 반도체 소자위에 제공된 공통선; 및
    적어도 상기 공통선의 표면위에 도포되는 절연 소자를 포함하고,
    상기 본딩선은 상기 공통선에 걸쳐 있으며, 상기 공통선의 상기 표면위에 도포되는 상기 절연 소자와 접촉하여 배치되고,
    상기 공통선은 상기 반도체 소자에 적층된 제 1 절연 접착 테이프와, 상기 제 1 절연 접착 테이프위에 적층된 도전성 소자 및, 상기 도전성 소자위에 적층된 제 2 절연 접착 테이프를 각각 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    소오스 공통선과 접지 공통선은 상기 공통선을 형성하기 위하여 상기 반도체 소자에서 서로 독립적으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서, 상기 공통선은 최상부층을 형성하는 절연 접착 테이프를 가진 상기 반도체 소자위에 절연 접착 테이프와 도전성 접착제를 번갈아 적층함으로써 형성되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 공통 신호를 처리하는 개별적인 전극 패드에 대응하는 위치에서 상기 제 1 절연 접착 테이프내에 홀이 제공되고, 상기 개별적인 전극 패드는 상기 홀내의 도전성 소자에 끼워진 도전성 소자를 경유하고 상기 도전성 소자를 경유하여 전기적으로 연속되는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 도전성 소자는 도전성 접착제로 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서, 상기 도전성 소자는 금속박으로 형성되는 것을 특징으로 하는 반도체 장치.
  7. 제 3 항에 있어서, 상기 공통선은 상기 반도체 소자위에 적층된 제 1 절연 접착 테이프, 상기 제 1 절연 접착 테이프위에 적층된 제 1 도전성 접착제, 상기 제 1 도전성 접착제위에 적층된 제 2 절연 접착 테이프, 상기 제 2 절연 접착 테이프위에 적층된 제 2 도전성 접착제 및, 상기 제 2 도전성 접착제위에 적층된 제 3 절연 접착 테이프를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제 3 항에 있어서, 상기 공통선은 상기 공통 신호를 처리하는 개별적인 전극패드와는 다른 전극 패드에 해당하는 위치의 양측위를 지나가는 것을 특징으로 하는 반도체 장치.
  9. 제 3 항에 있어서,
    상기 제 1 도전성 접착제 또는 상기 제 2 도전성 접착제는 상기 반도체 소자에서 전원선을 형성하고 상기 제 2 도전성 접착제 또는 상기 제 1 도전성 접착제는 상기 반도체 소자에서 그라운드 선을 형성하는 것을 특징으로 하는 반도체 장치.
  10. 제 6 항에 있어서, 상기 공통 신호를 처리하는 개별적인 전극 패드에 대응하는 위치에서 상기 제 1 절연 접착 테이프내에 홀이 제공되고, 상기 개별적인 전극 패드는 상기 홀내측에 제공된 금속 범프를 경유하고 또한 상기 금속박을 경유하여 전기적으로 연속되는 것을 특징으로 하는 반도체 장치.
  11. 복수의 전극 패드를 피하면서 제 1 절연 접착 테이프가 반도체 소자위에 적층되는 단계;
    도전성 접착제가 상기 반도체 소자에서 공통 신호를 처리하는 전극 패드와 전기적으로 연속인 상기 도전성 접착제와 상기 제 1 절연 접착 테이프위에 도포되는 단계;
    제 2 절연 접착 테이프가 상기 도전성 접착제의 표면을 덮으면서 적층되는 단계; 및
    상기 본딩선을 상기 제 2 절연 접착 테이프에 걸치도록 하고, 상기 본딩선을 상기 제 2 절연 접착 테이프와 접촉하게 배치함으로써, 상기 도전성 접착제 및 상기 제 2 절연 접착 테이프로 적층되지 않은 전극 패드가 상기 본딩선을 통해 오프칩 신호 입력/출력을 수행하기 위하여 리드와 전기적으로 연결되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 복수의 전극 패드를 피하면서 제 1 절연 접착 테이프가 반도체 소자위에 적층하는 단계;
    상기 반도체 소자에서 소오스 신호를 처리하는 전극 패드와 전기적으로 연속되는 제 1 도전성 접착제를 상기 제 1 절연 접착 테이프위에 적층하는 단계;
    제 2 절연 접착 테이프를 상기 제 1 도전성 접착제의 표면을 덮도록 적층하는 단계;
    상기 반도체 소자에서 그라운드를 형성하는 전극 패드와 전기적으로 연속되는 제 2 도전성 접착제를 상기 제 2 절연 접착 테이프위에 적층하는 단계;
    제 3 절연 접착 테이프를 상기 제 2 도전성 접착제의 표면을 덮도록 적층하는 단계; 및
    상기 본딩선을 상기 제 3 절연 접착 테이프에 걸치게 하고, 상기 본딩선을 상기 제 3 절연 접착 테이프와 접촉하게 배치함으로써, 상기 제 1 도전성 접착제, 상기 제 2 도전성 접착제, 제 2 절연 접착 테이프 및 상기 제 3 절연 접착 테이프로 적층되지 않은 전극 패드가 본딩선을 통해 오프칩 신호 입력/출력을 수행하기위하여 리드와 전기적으로 연결되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 복수의 전극 패드를 피하면서 제 1 절연 접착 테이프가 반도체 소자위에 적층되는 단계;
    상기 반도체 소자에서 공통 신호를 처리하는 전극 패드위에서 금속 범프와 전기적으로 연속되는 금속박이 상기 제 1 절연 접착 테이프위에 적층되는 단계;
    제 2 절연 접착 테이프가 상기 금속박의 표면을 덮도록 적층되는 단계; 및
    상기 본딩선을 상기 제 2 절연 접착 테이프에 걸치도록 하고 상기 본딩선을 상기 제 2 절연 접착 테이프와 접촉하게 배치함으로써, 상기 금속박 및 상기 제 2 절연 접착 테이프에 의해 적층되지 않은 전극 패드가 본딩선을 통해 신호 입력/출력 오프칩을 수행하기 위하여 리드와 접속되는 단계를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019970068290A 1997-03-28 1997-12-12 반도체장치와그의제조방법 KR100366114B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP97-76780 1997-03-28
JP07678097A JP3627949B2 (ja) 1997-03-28 1997-03-28 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR19980079528A KR19980079528A (ko) 1998-11-25
KR100366114B1 true KR100366114B1 (ko) 2003-02-19

Family

ID=13615121

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970068290A KR100366114B1 (ko) 1997-03-28 1997-12-12 반도체장치와그의제조방법

Country Status (6)

Country Link
US (1) US6137166A (ko)
EP (1) EP0867938A3 (ko)
JP (1) JP3627949B2 (ko)
KR (1) KR100366114B1 (ko)
CN (1) CN1147931C (ko)
TW (1) TW392260B (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100561549B1 (ko) * 1999-10-07 2006-03-17 삼성전자주식회사 패드 온 칩형 반도체 패키지
DE10025774A1 (de) * 2000-05-26 2001-12-06 Osram Opto Semiconductors Gmbh Halbleiterbauelement mit Oberflächenmetallisierung
US7626262B2 (en) * 2006-06-14 2009-12-01 Infineon Technologies Ag Electrically conductive connection, electronic component and method for their production
TW201205098A (en) * 2010-07-16 2012-02-01 Chroma Ate Inc Inspection fixture for semiconductor die test maintaining flatness of carrier portion

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252854A (en) * 1990-05-20 1993-10-12 Hitachi, Ltd. Semiconductor device having stacked lead structure

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4034399A (en) * 1976-02-27 1977-07-05 Rca Corporation Interconnection means for an array of majority carrier microwave devices
US5227232A (en) 1991-01-23 1993-07-13 Lim Thiam B Conductive tape for semiconductor package, a lead frame without power buses for lead on chip package, and a semiconductor device with conductive tape power distribution
JPH05114622A (ja) * 1991-10-23 1993-05-07 Hitachi Ltd 半導体装置
JPH06283659A (ja) * 1993-03-25 1994-10-07 Mitsubishi Electric Corp 半導体装置
JPH06286659A (ja) 1993-03-31 1994-10-11 Suzuki Motor Corp ペダルブラケットの構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5252854A (en) * 1990-05-20 1993-10-12 Hitachi, Ltd. Semiconductor device having stacked lead structure

Also Published As

Publication number Publication date
CN1147931C (zh) 2004-04-28
JPH10270491A (ja) 1998-10-09
KR19980079528A (ko) 1998-11-25
EP0867938A3 (en) 1999-03-10
US6137166A (en) 2000-10-24
TW392260B (en) 2000-06-01
JP3627949B2 (ja) 2005-03-09
EP0867938A2 (en) 1998-09-30
CN1195191A (zh) 1998-10-07

Similar Documents

Publication Publication Date Title
US6208021B1 (en) Semiconductor device, manufacturing method thereof and aggregate type semiconductor device
US5874784A (en) Semiconductor device having external connection terminals provided on an interconnection plate and fabrication process therefor
US4974057A (en) Semiconductor device package with circuit board and resin
KR100204753B1 (ko) 엘오씨 유형의 적층 칩 패키지
JP4322844B2 (ja) 半導体装置および積層型半導体装置
US6016013A (en) Semiconductor device mounting structure
US8786083B2 (en) Impedance controlled packages with metal sheet or 2-layer RDL
JPH11204720A (ja) 半導体装置及びその製造方法
JPH06302653A (ja) 半導体装置
JP2000101016A (ja) 半導体集積回路装置
KR100366114B1 (ko) 반도체장치와그의제조방법
JP4046568B2 (ja) 半導体装置、積層型半導体装置およびそれらの製造方法
EP0474224B1 (en) Semiconductor device comprising a plurality of semiconductor chips
JP2747260B2 (ja) セラミック複合リードフレーム及びそれを用いた半導体 装置
JPH08264706A (ja) 半導体装置およびその製造方法
US7569917B2 (en) Semiconductor device
KR970000973Y1 (ko) 반도체장치
JP2009141229A (ja) 半導体装置およびその製造方法
JP3041849B2 (ja) 半導体装置及びその製造方法
JPH07106503A (ja) 半導体装置用パッケージおよび半導体装置
JPH11163253A (ja) 半導体チップの実装構造、半導体装置および半導体装置の製造方法
KR100604327B1 (ko) 다층형 ｔｂｇａ 반도체 팩키지 및, 그 제조방법
TWI401787B (zh) 封裝基板之製法
JPH0897359A (ja) 半導体装置及び半導体装置の製造方法
JPH1022329A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20051208

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee