KR100357693B1

KR100357693B1 - 향상된 소거 알고리즘이 내장된 불휘발성 반도체 메모리장치

Info

Publication number: KR100357693B1
Application number: KR1019990055214A
Authority: KR
Inventors: 최기환
Original assignee: 삼성전자 주식회사
Priority date: 1999-12-06
Filing date: 1999-12-06
Publication date: 2002-10-25
Also published as: JP2001176278A; US6442071B2; US20010015910A1; KR20010054407A

Abstract

여기에 개시되는 플래시 메모리 장치는 워드 라인들과 비트 라인들의 교차 영역들에 각각 배열된 복수 개의 메모리 셀들을 갖는 어레이를 포함하며, 상기 셀들을 소거하기 위한 향상된 소거 알고리즘이 내장되어 있다. 상기 소거 알고리즘에 따르면, 먼저, 상기 모든 메모리 셀들을 동시에 소거한 후 상기 메모리 셀들이 과소거되었는 지의 여부가 판별된다. 일 그룹의 소거된 메모리 셀들 중 적어도 하나가 과소거될 때 상기 과소거된 메모리 셀이 프로그램되도록 상기 과소거된 메모리 셀에 소프트-프로그램 전압들 (예를 들면, 소오스 전압, 비트 라인 전압, 워드 라인 전압, 그리고 벌크 전압)이 인가된다. 그 다음에, 상기 소프트-프로그램 전압들 중 어느 하나 (워드 라인 전압 또는 비트 라인 전압)의 전압을 증가시킨 후, 상기 과소거된 메모리 셀의 문턱 전압이 소거된 메모리 셀의 목표 문턱 전압 범위 내로 이동할 때까지 앞서 설명된 동작들 (판별 동작, 프로그램 동작 그리고 전압 증가 동작)이 반복적으로 수행된다. 이러한 소거 알고리즘에 의하면, 과소거된 셀들은 과도하게 치유되는 현상없이 프로그램 특성에 따라 치유될 수 있다.

Description

향상된 소거 알고리즘이 내장된 불휘발성 반도체 메모리 장치{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE IN WHICH IMPROVED ERASE ALGORITHM IS EMBODIED}

본 발명은 메모리 장치들에 관한 것으로서, 구체적으로는 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 셀들에 대한 소거 알고리즘이 내장된 불휘발성 반도체 메모리 장치에 관한 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 셀을 보여주는 단면도이다. EEPROM 셀은, 도 1을 참조하면, P형 반도체 기판 (1) (또는 벌크-bulk)에 형성된 소오스 및 드레인 영역들 (2) 및 (3), 약 100Å의 두께를 갖는 얇은 절연막을 사이에 두고 상기 소오스 및 드레인 영역들 (2) 및 (3) 사이의 채널 영역 상에 형성된 부유 게이트 (floating gate) (4), 그리고 다른 절연막을 사이에 두고 상기 부유 게이트 (4) 상에 형성된 제어 게이트 (control gate) (5)를 갖는다.

불휘발성 반도체 메모리 장치로서 노어형 플래시 메모리 장치는 정보 저장 영역으로서 섹터들의 어레이를 포함하며, 상기 각 섹터는 행들 (예를 들면, 워드 라인들)과 열들 (예를 들면, 비트 라인들)의 매트릭스 형태로 배열된 EEPROM 셀들을 갖는다. 노어형 플래시 메모리 장치의 소거 동작은 임의의 섹터 내의 모든 EEPROM 셀들이 동시에 소거되도록 각 섹터를 소거 단위로 하여 수행된다. 플래시 메모리 장치에 관련된 다양한 소거 방법들이 U.S. Pat. No. 5,781,477에 "FLASH MEMORY SYSTEM HAVING FAST ERASE OPERATION"이라는 제목으로, U.S. Pat. No.5,132,935에 "ERASURE OF EEPROM MEMORY ARRAYS TO PREVENT OVER-ERASED CELLS"이라는 제목으로, U.S. Pat. No. 5,220,533에 "METHOD AND APPARATUS FOR PREVENTING OVERERASURE IN A FLASH CELL"이라는 제목으로, U.S. Pat. No. 5,513,193에 "NON-VOLATITLE SEMICONDUTOR MEMORY DEVICE CAPABLE OF CHECKING THE THRESHOLD VALUE OF MEMORY CELLS"이라는 제목으로, 그리고 U.S. Pat. No. 5,805,501에 "FLASH MEMORY DEVICE WITH MULTIPLE CHECKPOINT ERASE SUSPEND LOGIC"이라는 제목으로 게재되어 있다.

노어형 플래시 메모리 장치의 선택된 섹터에 제공되는 모든 EEPROM 셀들은, 도 2에 도시된 바와 같이, 일련의 프로그램 동작, 소거 동작 그리고 과소거 치유 동작을 통해 소거된다. 프로그램 동작 동안에, 소오스와 벌크에 0V의 전압들 (Vs, Vb)을 각각 인가하고, 제어 게이트에 약 10V의 전압 (Vg)을 인가하며, 드레인에 열 전자 (hot electron)를 발생시키기에 적당한 5V의 전압 (Vd)을 인가함으로써 각 EEPROM 셀은 프로그램된다. 이러한 바이어스 조건에 따르면, 각 EEPROM 셀의 부유 게이트에는 충분한 양의 음의 전하들이 축적되며, 그 결과 부유 게이트는 (-) 전위를 갖는다. 그렇게 프로그램된 EEPROM 셀은 "오프 셀"이라 불리며, 상기 프로그램된 EEPROM 셀은 오프 셀에 대응하는 목표 문턱 전압 범위 (예를 들면, 약 6V∼8.5V) 내에 존재하는 문턱 전압을 갖는다.

그 다음에, 상기 선택된 섹터에 존재하는 모든 EEPROM 셀들은 F-N 터널링 스킴 (Fowler-Nordheim tunneling scheme)에 의해서 동시에 소거된다. F-N 터널링 스킴에 따르면, 약 -10V의 전압 (Vg)이 각 셀의 제어 게이트에 인가되고, F-N 터널링을 발생시키기에 적당한 5V의 전압 (Vb)이 반도체 기판에 인가된다. 이때, 소오스 및 드레인은 플로팅 상태 (floating state)로 유지된다. 이러한 소거 스킴 (erase scheme)은 NGBE (Negative Gated Bulk Erase) 동작이라 불리며, NGBE 동작 동안 F-N 터널링이 발생하도록 제어 게이트와 반도체 기판 사이에 약 6∼7㎹/㎝의 강한 전계가 형성된다. 그러한 동작의 결과로서, 부유 게이트에 축적된 (-)의 전하들은 약 100Å의 얇은 절연막을 통해 벌크로 방출된다. 그렇게 소거된 EEPROM 셀은 "온 셀"이라 불리며, 상기 소거된 EEPROM 셀은 온 셀에 대응하는 목표 문턱 전압 범위 (예를 들면, 약 0.5V∼2.5V) 내에 존재하는 문턱 전압을 갖는다.

이후, 앞서 설명된 NGBE 동작이 수행된 후 섹터 내의 모든 EEPROM 셀들이 온 셀에 대응하는 목표 문턱 전압 범위 (예를 들면, 0.5V-2.5V) 내에 존재하는 지의 여부를 점검한다. 상기 섹터의 모든 EEPROM 셀들이 동시에 소거된 후 0.5V 이하의 문턱 전압을 갖는 EEPROM 셀이 생기며, 통상적으로, 과소거된 EEPROM 셀이라 불린다. 그러한 과소거된 EEPROM 셀들은 과소거 치유 동작 (over-erased curing operation) (또는 소거 리페어 동작)에 의해서 치유될 수 있으며, 그 결과 과소거된 EEPROM 셀의 문턱 전압이 온 상태에 대응하는 목표 문턱 전압 범위 내에 분포될 수 있다.

상기 과소거 치유 동작은, 과소거된 EEPROM 셀의 소오스와 반도체 기판을 접지시키고, 제어 게이트에 약 3V∼5V의 전압 (Vg)을 인가하고, 드레인에 약 5V의 전압 (Vd)을 소정 시간 동안 인가함으로써 수행된다. 이러한 바이어스 조건 하에서, 프로그램 동작보다 적은 음의 전하들이 부유 게이트에 축적된다. 그러므로, 앞서설명된 과소거 치유 동작을 수행함으로써, 과소거된 EEPROM 셀의 문턱 전압은 목표 문턱 전압 범위 내로 이동할 것이다. 이후, 과소거 치유 동작 동안 과소거된 EEPROM 셀에 인가되는 전압들 (Vg, Vd, Vs, Vb)을 소프트-프로그램 전압들이라 칭한다.

상술한 바와 같은 소거 방법에 따르면, 도 2에 도시된 바와 같이, 과소거 치유 동작을 수행한 후 과도하게 치유된 (과도하게 프로그램된) EEPROM`셀들 (이러한 셀들은 일련의 프로그램, 소거 그리고 과소거 치유 동작들을 다시 수행해야만 치유될 수 있다)이 존재하게 된다. 읽기 동작이 수행될 때 상기 과도하게 치유된 EEPROM 셀의 온 셀 감지 마진은 거의 존재하지 않으며, 최악의 경우 오프 셀로 감지될 수 있다. 이러한 현상의 원인들 중 하나는 온 셀에 대응하는 목표 문턱 전압 범위가 넓어지기 때문이다 (즉, 각 EEPROM 셀의 프로그램 및 소거 특성 (예를 들면, 프로그램 및 소거 속도)이 다양하기 때문이다). 좀 더 구체적으로 설명하면 다음과 같다.

플래시 메모리 장치의 고집적화로 인해 각 EEPROM 셀의 크기 (특히, 채널 폭)는 점차적으로 줄어들게 된다. EEPROM 셀의 크기가 작아짐에 따라 부유 게이트 내에 저장되는 전하량 역시 감소하기 때문에, 제조 공정 과정에서 약간의 변화가 있더라도 프로그램 및 소거 특성의 차이가 크게 생긴다. 게다가, EEPROM 셀의 크기가 작아질수록 다양한 공정 변화에 의해 EEPROM 셀의 프로그램 및 소거 특성이 매우 다양하게 나타나며, 동일한 바이어스 조건 하에서 각 셀의 커패시턴스 성분의 불일치, 터널 산화막 두께의 변화, 부유 게이트의 도핑 농도, 등에 의해 그러한 현상이 야기되는 것으로 알려져 있다.

각 셀에 존재하는 커패시턴스 성분들 중 프로그램 및 소거 특성에 많은 영향을 미치는 것은 드레인 커플링 비율 (drain coupling ratio; DCR)이다. 메모리 장치의 고집적화에 따라, 즉 EEPROM 셀의 크기가 작아짐에 따라 드레인 커플링 비율 (DCR)은 더욱 커진다. 그러므로, EEPROM 셀의 프로그램 및 소거 특성이 더욱 다양하게 나타난다 (온 셀에 대응하는 문턱 전압 범위가 더욱 넓어진다). 드레인 커플링 비율 (DCR)은 하기한 수학식에서 알 수 있듯이 셀의 비트 라인 노드와 부유 게이트 사이의 커패시턴스 (Cb)와 총 커패시턴스 (Co+Cs+Cb+Cc)의 비에 의해서 결정된다.

[수학식]

도 3에 도시된 바와 같이, Co는 워드 라인과 부유 게이트 사이의 커패시턴스를 나타내고, Cs는 부유 게이트와 소오스 사이의 커패시턴스를 나타내며, Cc는 채널 커패시턴스를 나타낸다.

예컨대, 임의의 선택된 셀과 동일한 열에 연결된 비선택된 EEPROM 셀의 부유 게이트에 유도되는 전압 (V_f)은 드레인 커플링 비율(DCR*V_d)에 의해서 결정된다. 만약 드레인 커플링 비율 (DCR)이 0.1이고, 비트 라인 전압 (V_d)이 5V일 때, 상기 비선택된 셀의 부유 게이트에는 약 0.5V의 전압이 유도된다. 비선택된 셀의 문턱 전압이 0.5V인 경우에 있어서, 비선택된 셀의 제어 게이트에 0V의 전압이 인가되더라도 비선택된 EEPROM 셀은 도전되며, 그 결과 약 1㎂의 전류가 상기 비선택된 EEPROM 셀을 통해 흐르게 된다. 프로그램 동작이 수행되는 동안 선택된 열의 비트 라인 상의 전압은 상기 선택된 열에 연결된 복수 개의 비선택 셀들의 드레인 커플링 효과로 인해 낮아지며, 이는 선택된 셀이 프로그램되지 않게 한다. 프로그램 동작과 마찬가지로, 앞서 설명된 드레인 커플링 효과로 인해 비선택된 셀을 통해 전류가 흐르기 때문에 읽기 동작 역시 불가능하다.

온 셀의 문턱 전압 범위가 넓어지는 다른 원인은 플래시 메모리 장치의 저전압화에 있다. 온 셀의 목표 문턱 전압 범위의 최대값 (상위 제한 값)은 저전압화의 추세에 따라 워드 라인 전압 (게이트 전압)이 낮아지기 때문에 점차적으로 낮아지며, 이는 과소거된 EEPROM 셀들의 증가 원인이 된다. 즉, 온 셀에 대응하는 목표 문턱 전압 범위가 넓어진다. 여기서, 온 셀에 대응하는 문턱 전압 범위의 최하값 (하위 제한 값)은 앞서 설명된 드레인 커플링 효과를 고려하여 결정된다.

앞서 설명된 바와 같은 원인들로 인해 온 셀에 대응하는 문턱 전압 범위가 넓어짐에 따라 과소거된 EEPROM 셀들의 수가 증가된다. 과소거된 셀들을 치유하기 위한 종래 기술의 과소거 치유 동작은 EEPROM 셀들의 프로그램 특성 (예를 들면, 프로그램 속도)을 고려하지 않고 고정된 레벨들의 특정 소프트-프로그램 전압들 (Vd=5V, Vg=3V∼5V, Vb=0V, Vs=0V) (이러한 전압들은 전형적인 셀들을 기준하여 결정됨)을 이용하여 수행된다. 이러한 경우, 도 2에 도시된 바와 같이, 과도하게 치유된 EEPROM 셀들이 생길 수 있다. 과소거 치유 동작 동안 과소거된 EEPROM 셀들에 더 낮은 레벨들의 소프트-프로그램 전압들 (예를 들면, 게이트 전압 (워드 라인 전압) 또는 드레인 전압 (비트 라인 전압))을 인가함으로써, EEPROM 셀들이 과도하게 치유되는 것을 방지할 수 있다. 이러한 경우, 과소거 치유 동작에 소요되는 시간이 증가되기 때문에 전반적인 소거 시간이 증가된다.

본 발명의 목적은 과도한 치유 현상 없이 과소거된 셀들을 치유할 수 있는 소거 알고리즘이 내장된 불휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 셀의 구조를 보여주는 단면도;

도 2는 종래 기술에 따른 소거 알고리즘을 보여주는 도면;

도 3은 메모리 셀에 존재하는 커패시턴스 성분을 보여주는 도면;

도 4는 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도;

도 5는 본 발명에 따른 과소거 치유 동작을 설명하기 위한 흐름도; 그리고

도 6은 종래 기술과 본 발명에 따른 과소거 치유 동작시 사용되는 비트 라인 전압 (또는 워드 라인 전압)을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

110 : 셀 어레이 120 : 행 선택 회로

130 : 열 선택 회로 140 : 행 어드레스 발생 회로

150 : 열 어드레스 발생 회로 160 : 감지 증폭기 회로

170 : 루프 카운터 180 : 스텝 카운터

190 : 패스/페일 점검 및 제어 로직 200 : 소거 제어 회로

210 : 고전압 발생 회로

상술한 바와 같은 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 플래시 메모리 장치의 소거 알고리즘이 제공된다. 상기 플래시 메모리 장치는 행들과 열들의 교차 영역들에 각각 배열된 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 (EEPROM) 셀들의 섹터와, 행 어드레스에 응답하여 상기 행들 중 하나를 선택하는 행 선택 회로와, 열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와, 상기 행 어드레스를 발생하는 행 어드레스 발생기 및 상기 열 어드레스를 발생하는 열 어드레스 발생기를 포함한다. 소거 알고리즘에 따르면, 먼저, 상기 섹터의 모든 메모리 셀들이 동시에 소거한 후 상기 메모리 셀들이 과소거되었는 지의 여부가 패스/페일 점검 및 제어 로직에 의해서 판별된다. 그 다음에, 일 그룹의 소거된 메모리 셀들 중 적어도 하나가 과소거될 때 상기 과소거된 메모리 셀이 소프트-프로그램되도록 상기 과소거된 메모리 셀에 소프트-프로그램 전압들이 인가된다. 그리고, 상기 소프트-프로그램 전압들 중 어느 하나의 전압을 증가시킨 후, 상기 과소거된 메모리 셀의 문턱 전압이 소거된 메모리 셀의 목표 문턱 전압 범위내로 이동할 때까지 상기 판별 동작, 상기 소프트-프로그램 동작 및 상기 전압 증가 동작이 반복적으로 수행된다.

이러한 소거 알고리즘에 의하면, 과소거된 셀들은 과도하게 치유되는 현상없이 프로그램 특성에 따라 치유될 수 있다.

이하 본 발명의 실시예가 첨부된 도면들에 의거하여 상세히 설명된다.

도 4를 참조하면, 본 발명에 따른 플래시 메모리 장치를 보여주는 블록도가 도시되어 있다. 플래시 메모리 장치 (100)는 도 1에 도시된 바와 같은 구조를 갖는 EEPROM 셀들의 어레이 (110)를 포함하며, 상기 EEPROM 셀들은 행들 및 열들의 교차 영역에 각각 배열된다. 비록 도면에는 도시되지 않았지만, 행들을 따라 신장하는 복수의 워드 라인들과 열들을 따라 신장하는 복수의 비트 라인들이 어레이 (110)에 제공됨은 자명하다. 상기 어레이 (110)에 제공되는 EEPROM 셀들은 동시에 소거된다. 이는 어레이 (110)의 EEPROM 셀들이 단일의 벌크 또는 반도체 기판에 형성되어 있음을 의미한다.

도 4의 어레이는 소거 단위로서 섹터 (또는 블록)에 대응하며, 블록 또는 섹터 구조의 어레이를 갖는 노어형 플래시 메모리 장치가, 1996년 2월 8일, IEEE International Solid State Circuits의 p.p 42-43에 "A 3.3V-only 16Mb Flash Memory with Row-Decoding Scheme"라는 제목으로 게재되어 있으며, 레퍼런스로 포함된다.

상기 논문에 게재된 노어형 플래시 메모리 장치는 복수 개의 섹터들 또는 블록들로 분리된 어레이를 포함한다. 상기 각 섹터의 벌크 영역은 전기적으로 서로분리되며, 각 섹터에 집적되는 EEPROM 셀들은 앞서 설명된 소거 동작 (NGBE 동작) 동안 동시에 소거된다. 각 섹터는 소거 단위 (erase unit)를 구성하며, 각 섹터의 워드 라인들 및 비트 라인들은 다른 섹터와 개별적으로 선택된다. 이러한 구조는 디스터브 없이 프로그램/소거 동작이 가능케하며, 결과적으로 높은 신뢰성을 갖는다.

계속해서, 도 4를 참조하면, 상기 플래시 메모리 장치 (100)에는, 행 선택 회로 (120), 열 선택 회로 (130), 행 어드레스 발생 회로 (140), 열 어드레스 발생 회로 (150), 그리고 감지 증폭기 회로 (160)가 제공된다. 상기 행 선택 회로 (120)는 행 어드레스 발생 회로 (140)로부터의 행 어드레스 (RA)에 응답해서 상기 워드 라인들 중 하나를 선택하고, 임의의 동작 (예를 들면, 프로그램 동작, 소거 동작, 읽기 동작, 소거 검증 동작, 소거 리페어 동작, 등등)에 필요한 워드 라인 전압 (또는 게이트 전압)을 상기 선택된 워드 라인으로 공급한다.

상기 열 선택 회로 (130)는 열 어드레스 발생 회로 (150)로부터의 열 어드레스 (CA)에 응답해서 상기 비트 라인들 중 일부 (워드 또는 바이트 단위의 비트 라인들)을 선택한다. 마찬가지로, 상기 열 선택 회로 (130)는 상기 임의의 동작에 필요한 전압 (예를 들면, 드레인 전압) 및 전류 (예를 들면, 드레인 전류)를 상기 선택된 비트 라인들로 공급한다. 상기 감지 증폭기 회로 (160)는 행 및 열 선택 회로들 (120) 및 (130)에 의해서 선택된 행 및 열들의 교차 영역들에 배열된 EEPROM 셀들의 데이터 비트들을 감지 증폭한다.

여기서, 행 어드레스 발생 회로 (140)와 열 어드레스 발생 회로 (150)는 카운터로 구성될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하며, 이후 각각 X-카운터와 Y-카운터라 칭한다.

계속해서 도 4를 참조하면, 상기 플래시 메모리 장치 (100)에는, 상기 어레이 (110)에 배열된 EEPROM 셀들의 소거 동작을 제어하기 위한 소거 제어 회로 (erase control circuit) (200)가 제공되며, 루프 카운터 (loop counter) (170), 스텝 카운터 (step counter) (180) 그리고 패스/페일 점검 및 제어 로직 (P/F check control logic) (190)으로 구성된다. 이에 대한 동작은 이후 상세히 설명된다. 그리고, 플래시 메모리 장치 (100)에는 고전압 발생 회로 (210)가 제공되며, 상기 고전압 발생 회로 (210)는 과소거 치유 동작 동안 상기 소거 제어 회로 (200)의 제어에 따라 워드 라인 전압 (또는 게이트 전압) (Vg) 및 비트 라인 전압 (또는 드레인 전압) (Vd) 을 발생한다.

도 5는 도 4에 도시된 플래시 메모리 장치에 대한 과소거 치유 동작을 설명하기 위한 흐름도이고, 도 6은 도 5의 과소거 치유 동작에 따른 비트 라인 전압 (또는 워드 라인 전압)의 변화를 보여주는 도면이다. 이후, 본 발명에 따른 소거 동작이 참조도면들 도 4 내지 도 6에 의거하여 이하 상세히 설명된다. 앞서 설명된 바와 같이, 일련의 프로그램 동작, NGBE 동작 그리고 과소거 치유 동작을 통해 임의의 섹터에 제공되는 EEPROM 셀들이 동시에 소거된다. 상기 프로그램 동작과 상기 NGBE 동작은 도 2에서 설명된 것과 동일하게 수행되면, 그것에 대한 설명은 그러므로 생략된다. NGBE 동작이 수행된 후, 과소거된 EEPROM 셀들이 존재하는 지의 여부를 판별하고 과소거된 EEPROM 셀들이 존재할 때 상기 과소거된 EEPROM 셀들이 온셀에 대응하는 목표 문턱 전압 범위 내의 문턱 전압을 갖도록 소프트-프로그램 동작이 수행된다. 이를 구체적으로 설명하면, 다음과 같다.

본 발명에 따른 과소거 치유 동작이 시작되면, 일련의 단계들 (S10, S20, S30)을 통해 X-카운터 (140), 스텝 카운터 (180), Y-카운터 (150), 그리고 루프 카운터 (170)의 값들 (X, SC, Y, PC)이 "0"로 초기화된다. 다음 단계 (S40)에서는, 상기 X- 및 Y-카운터들 (140, 150)의 값들에 의해서 지정된 EEPROM 셀들이 과소거되었는 지의 여부가 패스/페일 점검 및 제어 로직 (190)에 의해서 판별된다. 즉, 상기 선택된 EEPROM 셀들 각각의 제어 게이트에는 약 2V의 전압 (Vg)이 인가되고, 드레인에는 약 1V의 전압 (Vd)이 인가된 조건 하에서, 감지 증폭기 회로 (160)에 의해 읽기 동작이 수행된다 (일반적으로, 과소거 검증 동작이라 불림).

만약 선택된 EEPROM 셀들 모두 목표 문턱 전압 범위 내의 문턱 전압들을 가지면, 절차는 스텝 카운터 (180)의 값 (SC)을 "0"으로 초기화하는 단계 (S50)를 통해 단계 (S60)로 진행한다. 패스/페일 점검 및 제어 로직 (190)은 단계 (S60)에서 Y-카운터 (150) (열 어드레스 발생 회로)의 값 (Y)이 최대값 (Ymax)과 일치하는 지의 여부를 판별한다. 만약 일치하지 않으면, 절차는 다른 그룹의 열들이 선택되도록 Y-카운터 (150)의 값이 제어 로직 (200)에 의해서 카운트 업된 후 상기 단계 (S30)로 진행한다. 만약 최대값 (Ymax)과 일치하면, 상기 패스/페일 점검 및 제어 로직 (190)은 단계 (S80)에서 X-카운터 (140) (행 어드레스 발생 회로)의 값 (X)이 최대값 (Xmax)과 일치하는 지의 여부를 판별한다. 만약 일치하지 않으면, 절차는 단계 (S90)를 통해 상기 단계 (S20)로 진행한다. 상기 단계 (S90)에서는 다음 행의워드 라인이 선택되도록 X-카운터 (140)의 값 (X)이 패스/페일 점검 및 제어 로직 (190)의 제어에 따라 카운트 업된다. X-카운터 (140) (열 어드레스 발생 회로)의 값 (X)이 최대값 (Xmax)과 일치할 때, 과소거 치유 동작은 패스된 것으로서 종료된다 (S100). 앞서 설명된 단계들을 통해 섹터 내의 모든 EEPROM 셀들이 선택될 것이다.

다시 단계 (S40)를 참조하면, 만약 선택된 EEPROM 셀들 중 적어도 하나의 셀이 온 상태를 가지면 즉, 적어도 하나의 EEPROM 셀이 과소거되면, 단계 (S110)를 통해 소프트-프로그램 동작이 수행된다 (S120). 상기 단계 (S110)에서는 루프 카운터 (170)의 값 (PC)이 최대값 (PCmax)과 일치하는 지의 여부가 판별된다. 여기서, 루프 카운터 (170)의 최대값 (PCmax)은 임의의 선택된 셀들에 대한 치유 동작 횟수를 제한하기 위한 것으로서, 루프 카운터 (170)의 값 (PC)이 최대값 (PCmax)과 일치할 때 과소거 치유 동작은 페일된 것으로서 종료된다 (S130).

종래 기술과 달리, 본 발명에 따른 소프트-프로그램 동작은 상기 과소거된 셀들 각각의 제어 게이트에 약 3V∼5V의 전압 (Vg)을 인가하고 드레인에 약 4.5V의 전압 (Vd)을 인가하며 소오스 및 벌크를 접지시킨 조건하에서 소정 시간 동안 수행된다. 상기한 설명으로부터 알 수 있듯이, 스텝 카운터 (180)의 값 (SC)이 "0"로 설정될 때 종래 기술의 5V보다 낮은 4.5V의 전압이 과소거된 EEPROM 셀의 드레인에 인가된다. 이때, 이러한 바이어스 조건 하에서 과소거된 EEPROM 셀들 중 빠른 프로그램 속도를 갖는 셀들이 치유될 것이다.

그 다음 단계 (S140)에서 루프 카운터 (170)의 값 (PC)이 패스/페일 점검 및제어 로직 (190)으로부터의 제어 신호 (CNT1)에 의해서 "1"만큼 카운트 업된 후, 상기 패스/페일 점검 및 제어 로직 (190)은 단계 (S150)에서 스텝 카운터 (180)의 현재 값 (SC)이 최대값 (SCmax)과 일치하는 지의 여부를 판별한다. 만약 스텝 카운터 (180)의 값 (SC)이 최대값 (SCmax)과 일치하지 않으면, 절차는 단계 (S160)를 통해 과소거 검증 동작을 수행하는 단계 (S40)로 진행한다. 상기 단계 (S160)에서는 스텝 카운터 (180)의 값 (SC)이 패스/페일 점검 및 제어 로직 (190)로부터의 제어 신호 (CNT4)에 의해서 카운트 업된다. 만약 스텝 카운터 (180)의 값 (SC)이 최대값 (SCmax)과 일치하면, 절차는 스텝 카운터 (180)의 카운트-업 동작 없이 과소거 검증 동작을 수행하는 단계 (S40)로 진행한다.

상기 스텝 카운터 (180)의 값 (SC)이 카운트 업되면, 고전압 발생 회로 (210)는 스텝 카운터 (180)의 값 (SC)에 응답하여 과소거된 EEPROM 셀의 드레인에 인가되는 비트 라인 전압 (Vd)을 소정 레벨만큼 높여 발생한다. 예를 들면, 상기 스텝 카운터 (180)의 값 (SC)이 초기값 ("0")에서 카운트 업될 때, 상기 고전압 발생 회로 (210)는, 도 6에 도시된 바와 같이, 앞서 설명된 비트 라인 전압 (4.5V) 보다 높은 약 5V의 전압 (Vd)을 발생한다. 이에 반해서, 상기 비트 라인 전압의 제어 스킴 대신 워드 라인 전압 (Vd)의 제어 스킴이 사용될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 즉, 비트 라인 전압은 특정 레벨 (예를 들면, 5V)로 고정된 조건에서 스텝 카운터 (180)의 값 (SC)이 증가될 때 워드 라인 전압이 점차적으로 증가되도록 하는 제어 스킴이 사용될 수 있다.

과소거된 EEPROM 셀들에 대한 소프트-프로그램 동작이 수행된 후 상기 선택된 EEPROM 셀들 (초기에 설정된 행 및 열 어드레스에 의해서 지정된 셀들)이 다시 과소거되었는 지의 여부가 앞서 설명된 것과 동일한 방법으로 판별된다 (S40). 그 다음에, 상기 선택된 EEPROM 셀들 중 적어도 하나가 여전히 과소거된 상태일 때, 절차는 단계 (S110)를 걸쳐 소프트-프로그램 동작을 수행하는 단계 (S120)로 진행한다. 소프트-프로그램 동작은 4.5V 대신 5V의 비트 라인 전압 (Vd) (또는 증가된 워드 라인 전압-Vg)을 이용하여 수행된다는 점을 제외하고 이전에 수행된 소프트-프로그램 동작과 동일하다. 결과적으로, 과소거된 EEPROM 셀들 중 약간 느린 프로그램 속도를 갖는 셀들이 치유될 것이다. 이후, 앞서 설명된 것과 동일한 방법으로 단계들 (S140, S150, S160)이 수행된다.

도 6에 도시된 바와 같이, 과소거 치유 동작 동안 비트 라인 전압 (또는 워드 라인 전압)을 점차적으로 증가시켜 (즉, 프로그램 특성을 고려하여) 소프트-프로그램 동작 (S120)을 수행함으로써 과소거된 EEPROM 셀들이 과도하게 치유되는 현상없이 온 셀에 대응하는 목표 문턱 전압 범위 (예를 들면, 0.5V∼2.5V) 내의 문턱 전압들을 갖는다.

만약 스텝 카운터 (180)의 값 (SC)이 최대값 (SCmax)과 일치할 때까지 과소거된 EEPROM 셀들이 치유되지 않으면, 도 5에서 알 수 있듯이, 루프 카운터 (170)의 값 (PC)이 최대값 (PCmax)에 도달할 때까지 최대값 (SCmax)에 대응하는 비트 라인 전압 (예를 들면, 5.5V) (또는 워드 라인 전압-5V)을 이용하여 앞서 설명된 단계들 (S40, S110, S120, S140, S150, S160)이 반복적으로 수행된다.

상술한 바와 같이, 소프트-프로그램 전압 (예를 들면, 비트 라인 전압 또는 워드 라인 전압)을 점차적으로 높여 소프트-프로그램 동작을 수행함으로써 과소거된 EEPROM 셀들은 과도하게 치유되는 현상없이 프로그램 특성에 따라 치유될 수 있다.

Claims

워드 라인들과 비트 라인들의 교차 영역들에 각각 배열된 복수 개의 메모리 셀들을 갖는 불휘발성 반도체 메모리 장치의 소거 방법에 있어서:

상기 모든 메모리 셀들을 동시에 소거한 후 상기 메모리 셀들이 과소거되었는 지의 여부를 판별하는 단계와;

일 그룹의 소거된 메모리 셀들 중 적어도 하나가 과소거될 때 상기 과소거된 메모리 셀에 소프트-프로그램 전압을 인가하여 상기 과소거된 메모리 셀을 프로그램하는 단계와;

상기 소프트-프로그램 전압을 증가시키는 단계 및;

상기 과소거된 메모리 셀의 문턱 전압이 소거된 메모리 셀의 목표 문턱 전압 범위 내로 이동할 때까지 상기 판별 단계, 상기 프로그램 단계 및 상기 전압 증가 단계를 반복적으로 수행하는 단계를 포함하는 것을 특징으로 하는 소거 방법.
제 1 항에 있어서,

상기 불휘발성 반도체 메모리 장치는 노어형 플래시 메모리 장치를 포함하는 것을 특징으로 하는 소거 방법.
제 1 항에 있어서,

상기 소프트-프로그램 전압은 비트 라인에 인가되는 것을 특징으로 하는 소거 방법.
제 1 항에 있어서,

상기 소프트-프로그램 전압은 워드 라인에 인가되는 것을 특징으로 하는 방법.
행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 (EEPROM) 셀들의 어레이와;

행 어드레스에 응답하여 상기 행들 중 적어도 하나의 행을 선택하는 행 선택 회로와;

열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와;

상기 선택된 행과 상기 선택된 열들에 배열된 EEPROM 셀들에 저장된 데이터 비트들을 감지 증폭하는 감지 증폭기 회로와;

과소거 치유 동작 동안 상기 선택된 EEPROM 셀들에 인가될 워드 라인 전압과 비트 라인 전압을 발생하는 고전압 발생 회로 및;

상기 과소거 치유 동작 동안 상기 감지 증폭기 회로부터의 데이터 비트들에 응답하여 상기 고전압 발생 회로를 제어하는 제어 회로를 포함하며,

상기 제어 회로는 상기 과소거 치유 동작 동안 상기 선택된 EEPROM 셀들이 과소거되었는 지의 여부를 판별하며; 상기 선택된 EEPROM 셀들 중 적어도 하나가 과소거될 때 상기 제어 회로는 상기 비트 라인 전압과 상기 워드 라인 전압 중 어느 하나의 전압이 증가되도록 상기 고전압 발생 회로를 제어하며; 상기 선택된 EEPROM 셀들이 목표 문턱 전압 범위 내의 문턱 전압들을 가질 때 상기 제어 회로는 상기 워드 라인 전압과 상기 비트 라인 전압이 초기 레벨들로 유지되도록 상기 고전압 발생 회로를 제어하는 불휘발성 반도체 메모리 장치.
제 5 항에 있어서,

상기 행 어드레스를 발생하는 행 어드레스 발생기와; 상기 열 어드레스를 발생하는 열 어드레스 발생기를 부가적으로 포함하며, 상기 제어 회로는 상기 선택된 행에 대한 과소거 치유 동작이 종료될 때 상기 행 어드레스 발생기가 카운트-업 동작을 수행하게 하며 그리고 상기 선택된 열들에 대한 과소거 치유 동작이 종료될 때 상기 열 어드레스 발생기가 카운트-업 동작을 수행하게 하는 불휘발성 반도체 메모리 장치.
행들과 열들의 교차 영역들에 각각 배열된 전기적으로 소거 및 프로그램 가능한 읽기-전용 메모리 (EEPROM) 셀들의 섹터와, 행 어드레스에 응답하여 상기 행들 중 하나를 선택하는 행 선택 회로와, 열 어드레스에 응답하여 상기 열들 중 일부를 선택하는 열 선택 회로와, 상기 행 어드레스를 발생하는 행 어드레스 발생기 및 상기 열 어드레스를 발생하는 열 어드레스 발생기를 포함하는 플래시 메모리 장치의 소거 방법에 있어서:

오프 셀에 대응하는 문턱 전압들을 갖도록 상기 섹터 내의 모든 EEPROM 셀들을 프로그램하는 단계와;

상기 섹터 내의 모든 EEPROM 셀들을 동시에 소거한 후 과소거 치유 동작을 수행하는 단계를 포함하며,

상기 과소거 치유 동작은 상기 행 어드레스 발생기와 상기 열 어드레스 발생기의 값들을 "0"으로 초기화하는 단계와; 상기 행 및 열 어드레스 발생기들의 값들에 의해서 지정된 EEPROM 셀들이 과소거되었는 지의 여부를 판별하는 단계와; 상기 지정된 EEPROM 셀들 중 적어도 하나가 과소거될 때 상기 과소거된 EEPROM 셀의 제어 게이트에 워드 라인 전압을 인가하고 상기 과소거된 EEPROM 셀의 드레인에 비트 라인 전압을 인가하여 상기 과소거된 EEPROM 셀을 프로그램하는 단계 및; 상기 워드 라인 전압과 상기 비트 라인 전압 중 어느 하나의 전압을 증가시킨 후 상기 과소거된 EEPROM 셀의 문턱 전압이 소거된 EEPROM 셀의 목표 문턱 전압 범위 내로 이동할 때까지 상기 판별 단계, 상기 프로그램 단계 그리고 상기 전압 증가 단계를 반복적으로 수행하는 단계에 의해서 수행되는 것을 특징으로 하는 소거 방법.