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KR100356478B1 - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 게이트 전극을 패터닝하는 공정 중 포토(Photo) 공정에서 금속 라인(Line) 대신에 스페이스(Space)를 패터닝하고, 산화막을 식각한 후 폴리실리콘을 채워 게이트 전극을 형성함으로써 격리된 라인(Isolated line)에서의 공정 마진 감소 및 종횡비 증가에 따른 패턴 붕괴나 레지스트 손실(Resist collapse)을 방지하여 저압 및 고전력(High bias power)의 식각 공정으로 마이크로 로딩 현상을 방지할 수 있어 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법이 개시된다.

Description

반도체 소자의 게이트 전극 형성 방법{Method of forming a gate electrode in a semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 전극 패터닝 시 ??리된 라인의 패턴 붕괴나 레지스트 막 두께 감소를 방지하여 안정적인 게이트 전극의 패터닝을 실시할 수 있는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
소자 집적도의 증가에 따른 디자인 룰의 감소로, 요구되는 패턴 사이즈가 현재 사용 중인 광원 KrF(248nm)의 해상 한계에 거의 도달하여 있다. 페이즈 쉬프트 마스크(Phase shift mask)의 적용 또는 Off axis illumination process의 적용으로 조밀한 라인(Dense line)의 해상도(Resolution)는 증가시킬 수 있지만, 로직 프로세스(Logic process)에서 중요한 격리된 라인(Isolated line)에서의 공정 마진 감소, 종횡비(Aspect ratio) 증가에 따른 패턴 붕괴(Pattern collapse), 마스크 손실(Resist top loss)에 의한 레지스트 막 두께(Resist thickness) 감소는 현재 심각한 문제로 남아있다.
도 1a는 0.15㎛Tech. M1 포토 공정의 0.18㎛ 격리된 라인(Isolated line)이고, 도 1b는 조밀한 라인(Dense line)의 단면 SEM 사진이다.
도 1a 및 도 1b를 참조하면, 이전의 0.25㎛ Tech, 0.18㎛ Tech. 진행시 심하게 나타나지 않았던 문제인 격리된 라인(Isolated line)에서의 상부 손실(Top loss)이 심해 조밀한 라인(Dense line)에 비해 남아있는 레지스트 라인(Resist line)의 막두께(Thickness)가 현저하게 줄었음을 알 수 있다. 이러한, 레지스트 막두께(Resist thickness)의 감소는 마이크로 로딩 현상(Microloading effect)을 감소하기 위해 사용하는 저압(Low pressure) 및 높은 바이어스 전력(High biaspower)에서의 식각 공정(Etch process)을 저해할 뿐 아니라, 격리된 라인(Isolated line)의 공정마진을 감소시켜 안정적인 공정진행을 어렵게 한다. 또한, 종횡비 증가에 따른 패턴 붕괴(Pattern collapse) 문제는 공정 마진을 감소시키고, 공정 신뢰성을 떨어 뜨려 sub. 0.13㎛ Tech. 개발이 어렵게 된다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 게이트 패터닝시 포토(Photo) 공정에서 라인(Line) 대신에 스페이스(Space)를 패터닝하고, 산화막을 식각한 후 폴리실리콘을 채워 게이트 전극을 형성함으로써 격리된 라인(Isolated line)에서의 공정 마진 감소 및 종횡비 증가에 따른 패턴 붕괴나 레지스트 손실(Resist collapse)을 방지하여 저압 및 고전력(High bias power)의 식각 공정으로 마이크로 로딩 현상을 방지할 수 있어 소자의 신뢰성 및 전기적 특성을 향상시킬 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b는 0.15㎛Tech. M1 포토 공정의 격리된 라인 및 조밀한 라인의 단면 SEM 사진이다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1 : 반도체 기판 2 : 산화막
3 : 레지스트 4 : 게이트 산화막
5a : 폴리실리콘층 5 : 게이트 전극
본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 반도체 기판 전체 상에 산화막을 형성하는 단계, 산화막 상에 소정의 패턴으로 레지스트를 형성하여 소정 영역의 산화막을 노출시키는 단계, 레지스트를 식각 마스크로 하는 식각 공정으로 산화막의 노출된 영역을 제거하여 반도체 기판의 표면을 노출시키는 단계, 레지스트를 제거한 후 열처리를 실시하는 단계, 반도체 기판의 노출된 표면에 게이트산화막을 형성하는 단계, 게이트 산화막을 포함한 전체 상부에 폴리실리콘층을 형성하는 단계, 화학적 기계적 연마를 실시하여 산화막 상의 폴리실리콘층을 제거하여 분리된 게이트 전극을 형성하는 단계, 산화막을 습식 식각으로 1차 제거하는 단계 및 산화막을 건식 식각으로 완전히 제거하는 단계로 이루어진다.
산화막은 최종 공정에서 형성될 게이트 전극의 두께보다 약 500Å 정도 높게 형성한다. 산화막은 등방성 식각인 습식 식각으로 HF 또는 BOE를 식각제로 사용하여 게이트 산화막보다 약 50Å 정도 높은 곳까지의 산화막만 1차 제거한 후 이방성 식각인 건식 식각으로 완전히 제거한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(1) 상에 산화막(2)을 형성한 후 산화막(2) 상에 레지스트(3)를 형성하여 소정 영역의 산화막(2)을 노출시킨다. 산화막(2)은 최종 공정에서 형성할 게이트 전극용 폴리실리콘층의 두께보다 약 500Å 정도 더 두껍게 형성하여 공정의 마진을 확보한다.
이때, 레지스트(3)를 후속 공정에서 게이트 전극이 형성될 영역을 노출시킨다. 종래에는 게이트 전극을 형성하기 위해서 반도체 기판의 전체 상부에 폴리실리콘층을 형성한 후 게이트 전극이 형성될 폴리실리콘층만을 잔류시키고 나머지 부분을 식각하여 제거한다. 하지만, 본 발명에서는 게이트 전극이 형성될 영역의 산화막을 제거한 후 제거된 영역에 폴리실리콘층을 증착하여 게이트 전극을 형성한다. 결국, 상기의 식각 공정은 식각되는 영역에서 서로 반대의 영역을 식각한다는 차이가 있다. 이러한 차이는 레지스트의 특성만 반대로 해 주면 동일한 마스크를 사용한 식각 공정으로 용이하게 실시할 수 있다.
도 2b를 참조하면, 레지스트(3)를 식각 마스크로 하는 식각 공정을 실시하여 산화막(2)의 노출된 영역을 제거하여 반도체 기판(1)의 표면을 노출시킨다. 이후, 레지스트(3)를 제거하고, 식각 공정시 받은 반도체 기판(1)의 식각 손상을 보상하기 위하여 어닐링을 실시한다.
도 2c를 참조하면, 노출된 반도체 기판(1)의 표면에 게이트 산화막(4)을 형성한 후 전체 상부에 폴리실리콘층(5a)을 증착한다.
도 2d를 참조하면, 산화막(2)의 표면이 노출될 때까지 화학적 기계적 연마를 실시하여 산화막(2) 상부의 폴리실리콘층(5a)을 제거한다. 이로써, 서로 분리된 게이트 전극(5)이 형성된다.
도 2e를 참조하면, HF나 BOE를 이용해 게이트 산화막(4)보다 약 50Å 정도 높은 곳까지 산화막(2)을 습식 식각으로 제거한다.
습식 식각은 등방성 식각 특성을 가지고 있기 때문에 게이트 산화막(4)이 손상되는 것을 방지하기 위하여 게이트 산화막(4)이 노출되기 전까지만 실시한다.
도 2f를 참조하면, 이방성 식각 특성을 가지고 있는 건식 식각으로 나머지 산화막(4)을 제거한다.
상술한 바와 같이, 본 발명은 산화막의 식각된 영역에 폴리실리콘층의 증착하여 매립하는 방법으로 게이트 전극을 형성함으로써 격리된 라인에서의 레지스트 손실에 따른 레지스트 막의 감소를 방지함으로써 포토 공정을 안정화시키고, 종횡비 증가에 따른 패턴 붕괴를 방지하여 저압 및 고전력(High bias power)의 식각 공정으로 마이크로 로딩 현상을 방지할 수 있어 소자의 신뢰성 및 전기적 특성을 향상시키는 효과가 있다.

Claims (4)

  1. 반도체 기판 전체 상에 산화막을 형성하는 단계;
    상기 산화막 상에 소정의 패턴으로 레지스트를 형성하여 소정 영역의 상기 산화막을 노출시키는 단계;
    상기 레지스트를 식각 마스크로 하는 식각 공정으로 상기 산화막의 노출된 영역을 제거하여 상기 반도체 기판의 표면을 노출시키는 단계;
    상기 레지스트를 제거한 후 열처리를 실시하는 단계;
    상기 반도체 기판의 노출된 표면에 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 포함한 전체 상부에 폴리실리콘층을 형성하는 단계;
    화학적 기계적 연마를 실시하여 상기 산화막 상의 상기 폴리실리콘층을 제거하여 분리된 게이트 전극을 형성하는 단계;
    상기 산화막을 습식 식각으로 1차 제거하는 단계 및
    상기 산화막을 건식 식각으로 완전히 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서,
    상기 산화막은 최종 공정에서 형성될 게이트 전극의 두께보다 약 500Å 정도 높게 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서,
    상기 습식 식각은 등방성 식각으로 HF 또는 BOE를 식각제로 사용하여 상기 게이트 산화막보다 약 50Å 정도 높은 곳까지의 산화막만 제거하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서,
    상기 건식 식각은 이방성 식각인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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